LDO测试发现简并态问题

lnihao

LDO流片回来后测试，正常状态下输出VOUT=3.3V，一切特性（环路稳定性，负载调整，线性调整，功耗，PSRR）正常。
但在两种情况下会偶发性出现输出VOUT=4V的异常现象：
1.输出VOUT不断热插拔且不限制负载源的电流能力，如果负载源电流能力限制在30mA以内，则不会出现异常。
2.快速重复断电上电，断电后VOUT电压会缓慢下降，如果VOUT电压还没降到1V以内时上电，特别容易出现异常现象。

正常时VOUT=3.3V，拉10mA负载VOUT几乎不变。
在异常情况下的现象：空载时VOUT=4V，拉10mA负载VOUT3.6V，拉300mA时VOUT接近0V，切换到空载VOUT升回到4V。从异常的状态掉电并等待VOUT电压掉为0后，上电输出正常（由此考虑异常状态只是一个简并态）。

已做的分析:
电路无论怎么仿真，也复原不了测试的现象。版图检测，所有rule都没有违反，没有自己造器件，全使用的标准库里的东西。ESD，功率管，衬底接触等都没问题。

排除的可能：
1.内部基准电压，已做FIB等测试和分析，排除基准电压的异常。
2.在5V输入时也会出问题，排除器件耐压的问题。

自己的猜测：掉电以后，VOUT>VIN，VOUT通过PMOS功率管的body diode走电流到VIN，此时上电会异常。VOUT在突然切载时，小概率会异常。两个情况都和P型功率管有关，会不会是功率管LDPMOS出了问题？

其他补充：每颗芯片都会出现异常现象，Ahuja补偿，功率管为高压LDPMOS，芯片3个引脚（VIN，VOUT，GND），整体功耗10uA，工艺是大家都在用的工艺比较可靠。

有没有大牛遇到过类似现象分享一下经验，小弟在此谢过了。

xmclogic

FIB已经确认在输出4V的情况下，基准电压正常吗？

amodaman

看起来LDO环路的启动行为受输出点VOUT的放电行为影响比较大，简并态也是大概率出现在这个条件下的。要细致看一下带隙基准的启动电路和VOUT之间是怎么相互作用的。

lnihao

xmclogic 发表于 2020-2-1 09:24
FIB已经确认在输出4V的情况下，基准电压正常吗？

是的，确认过了。而且，假设是基准电压异常导致的，负载调整率不应该受影响变差，所以从在输出4V时负载调整率明显变差，也可以证明不像是基准电压变了。

lnihao

amodaman 发表于 2020-2-1 14:18
看起来LDO环路的启动行为受输出点VOUT的放电行为影响比较大，简并态也是大概率出现在这个条件下的。要细致 ...

启动电路没有用电容或者开关来做，是一个类似二极管接法的MOS串联电阻的结构，换句话说启动电路就是一个随VIN变化的直流偏置，所以只要VIN上电了，VOUT就影响不了这个偏置电路。不过有个担心点，为了功耗要求，电阻50M欧姆左右，不知道这个量级的电阻对电路来说会不会有什么影响。

amodaman

lnihao 发表于 2020-2-1 22:51
启动电路没有用电容或者开关来做，是一个类似二极管接法的MOS串联电阻的结构，换句话说启动电路就是一个 ...

如果是50兆欧的电阻的话，确实会有明显的瞬态过程，这个过程在你的测试实验中或许响应速度不够快，所以LDO环路的特性在启动未完成的情况下是无法保证的，进入一个简并态也不奇怪吧。

xmclogic

lnihao 发表于 2020-2-1 22:24
是的，确认过了。而且，假设是基准电压异常导致的，负载调整率不应该受影响变差，所以从在输出4V时负载 ...

那可以尝试测一下PMOS功率的栅极电压

tulipyjx

建议用示波器看看信号是否出现了振荡。

ccp106

我理解可能还是输出buffer的稳定性问题，如果出现兼并的问题，你也只能是BG的兼并点的问题，但你分析BG没问题，那就只能是buffer的问题，你试试换换各种规格的输出Cload看看，还有Cload离芯片的距离试试看，还有仿真加入Cload的ESR试试看，再串部分几nH的电感试试

lnihao

amodaman 发表于 2020-2-1 23:22
如果是50兆欧的电阻的话，确实会有明显的瞬态过程，这个过程在你的测试实验中或许响应速度不够快，所以LD ...

如果是这个原因的话，在第一次上电的时候，我把VIN上电的斜率减慢也会容易进入间并态吧？电路仿真做过这个，但是没能仿出异常结果，测试的时候我再试一下调节上电速度，谢谢提醒！