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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog Layout（版图） › Layout讨论区 › 利用Cadence virtuoso layout edit制做pcell
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楼主: hypo029

[资料] 利用Cadence virtuoso layout edit制做pcell

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ZN0001
发表于 2023-1-6 16:12:14 | 显示全部楼层
学废了学废了
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Mr_阿木
发表于 2023-2-17 22:30:57 | 显示全部楼层
好。谢谢分享
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young_82
发表于 2023-2-21 14:03:40 | 显示全部楼层
谢谢
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ccCarl
发表于 2023-2-21 14:47:56 | 显示全部楼层
非常感謝
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acat
发表于 2023-7-30 12:40:37 | 显示全部楼层
感谢分享
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晬婴
发表于 2024-3-13 11:25:58 | 显示全部楼层
您好，请问您的文档里这一步创建parameterized path界面是怎么出现的，我出现的一直是parametrized rectangle
para.JPG    para2.JPG
谢谢您~



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小黄在线
发表于 2024-3-15 10:03:48 | 显示全部楼层
不错
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rsmicro
发表于 2024-4-7 04:07:32 | 显示全部楼层
学习培训
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依米花
发表于 2024-10-10 17:11:42 | 显示全部楼层
看一看
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