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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog Layout（版图） › Layout讨论区 › 利用Cadence virtuoso layout edit制做pcell
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[资料] 利用Cadence virtuoso layout edit制做pcell

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hypo029
发表于 2020-1-7 20:27:07 | 显示全部楼层 |阅读模式

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本帖最后由 hypo029 于 2020-1-7 22:28 编辑

一个简单的做Pcell教程，出处不详

pcell.pdf

1.47 MB, 下载次数: 723 , 下载积分: 资产 -2 信元, 下载支出 2 信元
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mseyre
发表于 2020-1-8 08:55:49 | 显示全部楼层
好东西
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yuanyuan94587
发表于 2020-1-8 10:42:26 | 显示全部楼层
好东西
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hypo029
 楼主| 发表于 2020-1-9 19:43:40 | 显示全部楼层
顶一下
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sylvia1688
发表于 2020-9-23 01:45:20 | 显示全部楼层
good, thanks
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Esmond
发表于 2020-9-24 22:23:45 | 显示全部楼层
good, thanks
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Kamon
发表于 2021-3-27 15:26:00 | 显示全部楼层
这是51的
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南风
发表于 2021-3-27 23:00:08 | 显示全部楼层
好东西   顶一下
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zimage
发表于 2021-3-28 19:52:16 | 显示全部楼层
一个mos管的pcell例子
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zhumingzhu
发表于 2021-5-11 00:05:09 来自手机 | 显示全部楼层
谢谢分享
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