综合DRC之max transition违例的疑问

西门电工

各位大牛：
       本小白最近在搞一个项目的综合问题，目标频率是1Ghz；但是在综合约束脚本中设置的max transition是0.08，但是综合后的报告发现max transition违例；
required transition 0.08    actual transition 11.42，我的时钟建模是1Ghz，actual transition居然都达到了11.42。
       我目前的疑问是：1. transition 的违例怎么处理？是否是在PR阶段通过插入buffer提高其启动能力解决?
                                2. 如上所示的违例，actual transition11.42，频率是1Ghz，这种情况能不能完全丢给后端解决？
                                 3. 通常的transition 违例是交给后端解决的原因是什么？  后端过程解决该违例的原理是什么？
                                4.综合阶段transition 的违例的原因是不是因为上游电路的transition比较大，并且下游的fanout或者load太大导致的？


非常感谢大佬的回答，万分感激。