DC综合时的width mismatch问题

andy89926

大家好，不知道大家有没有遇到过这样的问题，

verilog代码里，有的模块port上的连线和模块内定义的宽度不一致，比如一个prot是11位，可是在调用的时候连上去的是根10位或者12位的线。

这在有的编译器里是允许的，比如vivado，他会自动的向低位对齐，多出来的位置0或者悬空。

但在DC里，这样地代码例化时会报error。我又不想把代码位宽写的那么准确，因为有时候会改来改去。

有没有办法让DC也像vivado一样，智能地处理位宽mismatch呢？

A1985

IC 不是 FPGA..一次死就死全死。。改肯定可以，看手册。dc

vin3ent

一般来说，如果是信号之间赋值，那位宽一定要写清楚，如果是例如reset那样赋值，lint会报出来，可以waive，不过如果可以的话最好还是写清楚比较好。
做硬件一定要严谨，靠工具自动对齐这种事情很危险。

andy89926

vin3ent 发表于 2019-12-26 10:09
一般来说，如果是信号之间赋值，那位宽一定要写清楚，如果是例如reset那样赋值，lint会报出来，可以waive， ...

谢谢，

大部分这样的情况是sram的地址线，设计之初在FPGA上ram会设的大大的，地址位宽就很宽。

后来做ASIC考虑面积了，就会用一些小一点的ram IP，地址线就mismatch了，DC就会报错要修改代码。但在fpga上修改ram IP大小就不要改代码，自动给你对齐了就很方便。

iknowzxc

写成参数不就行了吗

andy89926

iknowzxc 发表于 2019-12-26 17:52
写成参数不就行了吗

好几个，好多层，用参数也不是很整洁

mabin99

不建议用智能的位宽对齐，一定要定义清楚，连接清楚，再多也得挨个确认，这玩意出错就全完了