NC-verilog仿真的网表无法生成

TiamoSYF · 发表于 2019-12-25 14:00:59

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在cadence IC617中，跑NC_Verilog仿真，一直无法generate netlist，报错：*Error*eval: unbound variable-vloggifCurrentTestFixture。求助是什么原因造成？是否要在cds.lib中添加些什么？谢谢！

qingtingsanmo · 发表于 2020-1-2 17:05:29

我也出现类似问题，群主解决了吗？

qingtingsanmo · 发表于 2020-1-2 17:26:41

我是导出网表 exprot CDL out 报的 Error eval:unbound variable -simHost

TiamoSYF · 发表于 2020-1-19 14:49:56

qingtingsanmo 发表于 2020-1-2 17:05
我也出现类似问题，群主解决了吗？

我退出cadence再重新进去就好了，具体原因不清楚。

noname丶 · 发表于 2021-8-9 15:20:26

我用NCverilog始终都显示网表损坏或未生成，退出Cadence还是不行。请问一下怎么解决？

韩冰蛋 · 发表于 2023-2-25 09:22:21

楼主这个问题解决了吗，怎么处理的

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[求助] NC-verilog仿真的网表无法生成