RTL集成电路的时序深度

yzt000000 · 发表于 2007-12-5 20:14:25

时许深度是啥意思？

j03599 · 发表于 2007-12-16 21:05:34

时序预算应该可以算得上FPGA设计的一个关键技术吧大致的意思是需要多高的内部处理能力能够保证正确的数据转发，同时不会使得逻辑的内部布线或者LE资源可以够用。准确的时序预算可能需要设计中的每个状态机的最长处理时间不能超过某一个指标。随便说说，挣个分 ^_^

xywang · 发表于 2007-12-16 21:20:20

好东西！

yppflx · 发表于 2007-12-17 11:08:04

谢谢楼主

wook · 发表于 2007-12-17 18:17:24

look look

agressive · 发表于 2007-12-17 19:32:58

不错的东东

kylkzy · 发表于 2008-1-4 14:19:10

xia lai to have a look

hellozwx · 发表于 2008-1-4 17:54:41

看看再说

syking · 发表于 2008-1-6 18:43:15

hao dd up

xjtuzhx · 发表于 2008-1-13 20:33:20

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时序预算