设计中case，阻塞和非阻塞的区别

我叫oi

各位大神，请多指教！

    遇到这个一个问题：在一个case中用的是阻塞赋值"="，而不是非阻塞赋值“<=”， 代码如下：

wire  [1:0] reg_aa;
     always@(*) begin
        case(reg_aa)
             2'b0:   Q=32'hff;
             2'b1:   Q=32'hbb;
             2'b10: Q= 32'hdd;
             2'b11:  Q=32'ha00c_d0ac;
        endcase
end  
由于reg_aa是根据时钟来一次变一次的，所以仿真的时候完美的避过了这个问题，在才注意到，对于芯片会有什么不同于RTL的表现或者隐蔽么？

A1985

仿真不完全。。lint工作没做全。。。

我叫oi

   

A1985 发表于 2019-12-6 17:45
仿真不完全。。lint工作没做全。。。

是的。仿真只是功能仿真，确实能够达到预期目的，也没有出现问题，就是不知道最后芯片会不会有问题？

A1985

   

我叫oi 发表于 2019-12-6 17:55
是的。仿真只是功能仿真，确实能够达到预期目的，也没有出现问题，就是不知道最后芯片会不会有问题？
...

没做后仿真。。。

我叫oi

   

A1985 发表于 2019-12-6 18:19
没做后仿真。。。

做了的，后仿也能过，网上给的例子是因为同一个数既在等号的左边也在等号的右边，所以才有问题，我遇到的是等号的左边只有一个变量，右边的是常数或者是其他模块的reg输出，而且reg_a也是一个register，两者都和CLK相关。

huanriyou

csgood

为啥我没看出啥问题你要设计的不是一个组合逻辑 4-to-1 MUX 吗？ 不应该用阻塞赋值 “=” 吗？

vin3ent

你这是组合逻辑，本来就应该用阻塞赋值。
时序逻辑中阻塞复制和非阻塞赋值电路可能会有不同。

henry.wang

代码没毛病

夏尔

看了半天，还以为是我能力不足……