sigma-delta ADC中的tones and limit cycles

上善若水.

请问sigma-delta ADC中的闲音和极限环是什么意思，它们分别是怎么产生的？ DC信号对input信号的影响是闲音？

victor0o0

limit cycle oscillation简单例子就是，给一个直流0.01，输出会在1，99个0，1，99个0，这样循环，这样就产生了一个0.01fs的频率成分，这种oscillation可以通过加dithering干扰打破循环就可以去除。而实际一般情况下，SD-ADC电路本身的噪声(积分器，量化器等)就提供了一定程度的dithering，不需要额外的dither电路。

idle tone原因比较多，比较常见的就是后续数字抽取滤波引起的信号混叠。

上善若水.

victor0o0 发表于 2019-12-2 16:46
limit cycle oscillation简单例子就是，给一个直流0.01，输出会在1，99个0，1，99个0，这样循环，这样就产 ...

您好 idle tone 是不是可以这样理解 比如：直流DC因失配误差用1个8位的序列10101111表示，后面四位都是1高电平，含有了能量，折合到基带就表示为闲音，也可以通过加入dither来打破循环降低tone，但会提高noise floor。

gdhp

thanks very much