cadence中layout遇到的几个问题，第一次发帖，有人能帮一下么，谢谢。

zhangzch

LVS中经常遇到nets和ports不匹配的问题，有哪些原因呢？
对于A(B+C)的layout实现，size后，PMOS的宽度不相同，能把它们的有源区、掺杂区画在一起么？应该怎么样的呢？

AstonMartin

Missing Port问题
模块电路图中输入输出端口有哪些就是哪些，在版图中标记多了少了都会报错；
调用的模块或者单元的pin脚在模块中不起连接作用。因模块是一个新的schematic----layout设计过程，只不过调用了单元，模块版图要新加pin脚；
模块中，电源地不好直接连接在一起时，LVS时使用软连接，点LVS——Setup——LVS options 选connect 选connect all nets by name；单元可软连接（点击LVS选input 选H_cells 选match cell by name  
Missing Net问题
连线错误（比如多接口的BP0接BN0，可在电路图中选中端点的接线，按9键，搞清楚具体的接线）、clkp接clkn、漏加孔、孔的层数有错、金属层有交叉(点击报错的地方易改)；

zhangzch

AstonMartin 发表于 2019-11-29 08:39
Missing Port问题
模块电路图中输入输出端口有哪些就是哪些，在版图中标记多了少了都会报错；
调用的模块或 ...

谢谢回复啊，我试试能不能解决问题。