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查看: 3568|回复: 8

[求助] 多种工作模式的芯片,如何时序约束与综合?

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发表于 2019-11-25 11:20:48 | 显示全部楼层 |阅读模式

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      芯片有三种工作模式,通过两个端口的电平去设置。功能模式下时钟较高,在调试模式和扫描模式下,时钟是工作模式的十分之一。
      目前是通过set_case_analysis 设置芯片在工作模式,以工作模式的时钟进行综合,但是扫描模式和调试模式的时序路径和工作模式是不一样的。导致综合满足的时序只会满足工作模式的时序路径,而对调试模式和扫描模式的时序路径没有进行约束和检查。未约束的调试模式和扫描模式因为时钟频率较低setup容易满足,但是就怕hold会存在违例。
      请问有什么方法能够让DC约束所有的工作模式然后综合?


发表于 2019-11-25 11:32:52 | 显示全部楼层
我也对这个问题蛮好奇,是不是case analysys  设为 function mode 跑一边, 然后设成 test mode/scan mode 再跑一遍?
发表于 2019-11-25 11:53:08 | 显示全部楼层
路径不一样用set_case_analysis。路径一样频率不一样用最快频率约束。
hold在版图阶段保证,dc阶段要满足setup。
发表于 2019-11-25 13:42:01 | 显示全部楼层
学习一下。不同模式下的时序约束
 楼主| 发表于 2019-11-25 14:37:30 | 显示全部楼层


y23angchen 发表于 2019-11-25 11:32
我也对这个问题蛮好奇,是不是case analysys  设为 function mode 跑一边, 然后设成 test mode/scan mode  ...


这样应该不行,DC一次编译只用到了一种约束。后面的编译为了满足时序要求又打乱了原来的时序通过的综合结果。

 楼主| 发表于 2019-11-25 14:47:16 | 显示全部楼层


icemind 发表于 2019-11-25 11:53
路径不一样用set_case_analysis。路径一样频率不一样用最快频率约束。
hold在版图阶段保证,dc阶段要满足se ...


存在多个不一样的路径,set_case_analysis后再编译保证setup?

发表于 2019-11-25 23:07:19 | 显示全部楼层
xuexi yi xia
发表于 2019-11-27 10:03:57 | 显示全部楼层
Genus 支持 MMMC (multi mode multi corner).  Synopsys Designer Compiler 换了个叫法, MCMM, 本质是一样的。
发表于 2020-11-4 16:42:32 | 显示全部楼层


icemind 发表于 2019-11-25 11:53
路径不一样用set_case_analysis。路径一样频率不一样用最快频率约束。
hold在版图阶段保证,dc阶段要满足se ...


请问会存在两个mode下面路径一样的path吗
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