Quartus例化异步fifo后，出现了跨时钟域的时序违例

bysg312 · 发表于 2019-11-13 11:19:06

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如题，问题描述：我在quartus中例化了一个一步的fifo，读写时钟信号不一致，但是时序分析的结果中，爆出了一条时序违例，这条违例的路径的时钟触发时钟和采样时钟分别是异步fifo的两个时钟信号

问题：例化了异步fifo以后，不是应该就不用考虑这个fifo的跨时钟域问题了吗？难道说还需要手动进行false_path的时许约束？

请大牛或者遇到过相似情况的前辈帮忙指点一下，不胜感激

geff · 发表于 2019-11-13 13:53:01

没有添加约束的话
综合工具应该不能自己识别跨时钟路径

bysg312 · 发表于 2019-11-13 13:56:52

geff 发表于 2019-11-13 13:53
没有添加约束的话
综合工具应该不能自己识别跨时钟路径

例化了异步fifo，也还是需要手动对这两个时钟进行false_path设置对吧？
我还以为编译器会自动忽略这两个时钟之间的跨时钟域信号分析

感谢

geff · 发表于 2019-11-13 13:59:38

是的
看看你生成的模块是否有约束文件
时序分析，默认都是同步电路

vin3ent · 发表于 2019-11-26 10:11:02

跨时钟域肯定有违例，如果可以的话可以贴出来log看看

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