I2C信号毛刺怎么滤波？

lingking

最近看一个I2C的IP核的源码，为了滤波和去除亚稳态，代码里面用好多级触发器来保存I2C信号，还做了滤波处理。但是对于下面红色代码部分是如何滤波，还是不太清楚：以下是代码：
always@(posedge clk or negedge nReset)        begin
                if(!nReset)
                        begin
                                cSCL         <= 2'b00;                                // 复位，全部清0
                                cSDA        <= 2'b00;                                // 复位，全部清0               
                        end                        
                else if(rst)                       
                        begin                       
                                cSCL         <= 2'b00;                                // 复位，全部清0                               
                                cSDA        <= 2'b00;                                // 复位，全部清0       
                        end        
                else
                        begin
                                cSCL         <=         {cSCL[0],scl_i};       
                            cSDA        <=         {cSDA[0],sda_i};   
                        end  
        end                                                                                                                                
                                                                                                                                                                                                                                                       
                                                               
                                                               
//         SCL和SDA滤波器的计数器                                                                                                                                                                                                                                               
always@(posedge clk or negedge nReset)
        begin
                if(!nReset)
                        filter_cnt <= 14'd0;
                else if(rst || (!ena))                       
                        filter_cnt <= 14'd0;                       
                else if(~|filter_cnt)                                //
                        filter_cnt <= clk_cnt >> 2;               
                else
                        filter_cnt <= filter_cnt - 1;       
        end                                                                                                                                                                                                                                                        
                                                                                                                               
                               

                               

always@(posedge clk or negedge nReset)                                                                                                                                        
        begin
                if(!nReset)
                        begin
                                fSCL         <= 3'b111;
                                fSDA        <= 3'b111;
                        end
                else if(rst)
                        begin
                                fSCL         <= 3'b111;
                                fSDA        <= 3'b111;                                       
                        end  
                else if(~|filter_cnt)               
                        begin
                                fSCL         <= {fSCL[1:0],cSCL[1]};                                                                               
                                fSDA        <= {fSDA[1:0],cSDA[1]};               
                                                                                       
                        end
        end                                                                                                                                
                                                                                                                               
                                                                                                                               
                                                                                                                               


always@(posedge clk or negedge nReset)
        begin
                if(~nReset)
                        begin
                                sSCL <= 1'b1;                                                                                                               
                                sSDA <= 1'b1;                                                                                                               
                                dSCL <= 1'b1;
                                dSDA <= 1'b1;                               
                        end
                else if(rst)
                        begin
                                sSCL <= 1'b1;                                                                                                               
                                sSDA <= 1'b1;                                                                                                               
                                dSCL <= 1'b1;
                                dSDA <= 1'b1;       
                        end
                else
                        begin
                                sSCL <= &fSCL[2:1] | &fSCL[1:0]|(fSCL[2] & fSCL[0]);                                                                                                                                       

                                sSDA <= &fSDA[2:1] | &fSDA[1:0]|(fSDA[2] & fSDA[0]);                                                                                                                               
                               
                                dSCL <= sSCL;
                                dSDA <= sSDA;                                                                                                                                       
                        end  
       
        end

lingking

为什么存进3bit寄存器里面的3个值，有2个位为1就能实现滤波？

kk2009

你想错了吧：
sSCL <= &fSCL[2:1] | &fSCL[1:0]|(fSCL[2] & fSCL[0]);

fSCL[2:1]必须有一个为0，才能为0
fSCL[1:0]必须有一个为0，才能为0
fSCL[2]和fSCL[0]必须有一个为0，才能为0
也就是说当上面3个同时满足时， sSCL才能为0.
所以也就是说bit2和bit1同时为0， bit1和bit0同时0或者bit2和bit0同时为0，sSCL就是0了。这样确实是相当于滤波了。相当于3次filter_cnt为0的情况下，采了cSCL3次，只要保证2次是0，sSCL就是0了。

lingking

kk2009 发表于 2019-9-27 05:52
你想错了吧：
sSCL

多谢