[请教] lower power lab中的level shift问题

flyloop

lab data: ces_lpf_hld_2013.06
由于没有lab guide, 做的一头雾水。
lab2 lab3做完后， 发现有level shift 没有被插入的问题。
I_ADD/a_ret, 这个是retention save/restore的module 输入端口，顶层产生，电源VDD
I_ADD这个instance内部有power switch, VDD1 -> VDD1_ADD
日志中有info.
Information: Level shifter LSDNX8_HVT from library saed90nm_max_hthn_hvt_lsh cannot be inserted to net I_ADD/a_ret because of main power mismatch(require power pin VDDL to be connected to domain primary power VDD1_ADD). (MV-753)
做完后 check_mv_design -verbose， 出现缺失level_shift的warning
Warning: Found 1 pin to pin connections requiring level shifter(s).  (MV-229)
Warning: Pin 'I_PWR_CTRL/sr_ctrl_reg/Q'(VDD[1.08v]) cannot drive 'I_ADD/U26/INP'(VDD1[0.70v]) due to voltage differences (effective strategy is [rule = both, threshold = 0.00]). (MV-231)

这个lab没有读入sdc, 是不是没有定义时钟导致retention的save/restore信号没有被插入level_shift?

谢谢各位大神回复。

flyloop

set_retention a_ret -domain PD_ADD -retention_power_net VDD1 -retention_ground_net GND

改为

set_retention a_ret -domain PD_ADD -retention_power_net VDD1_ADD -retention_ground_net GND


因为PD_ADD的primary_supply是 VDD1_ADD, power off后，PD_ADD的backup power 是VDD1, level shift中的 VDDH连接的是VDD

VDD1和VDD一直都是开的，所以电路不会有问题。

fangwang85

也遇到类似问题  power off区域的 ISO enble端口无法加levelshift。 这个levelshift要加在power off区域， power off区域有VDDL (alwasys on)  , VDD_SW.