formality验证中有很多rtl中有vhdl和verilog文件，怎么读入reference？

cleveland2002 · 发表于 2019-9-2 16:20:30

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发现同时用下面两条语句会报错
read_vhdl -container r -libname WORK -2008 {*.vhd}
read_verilog -container r -libname WORK -05 {*.v}

Error: Unsuppressed RTL interpretation message(s) :
FMR_ELAB-147 FMR_ELAB-130
were produced during link. (FM-262)

读取VHDL或verilog文件都没问题，但似乎不能重复使用 -container r -libname WORK，如何解决？

同样的RTL文件，已经成功综合。

corner_26 · 发表于 2019-9-3 10:13:19

好像只要读网表就行了

cleveland2002 · 发表于 2019-9-6 08:22:21

corner_26 发表于 2019-9-3 10:13
好像只要读网表就行了

可以确定网表已经读取成功了，但就是报错。

corner_26 · 发表于 2019-9-6 11:20:53

cleveland2002 发表于 2019-9-6 08:22
可以确定网表已经读取成功了，但就是报错。

报什么错？
把脚本中读 vhdl的那行注释掉，只读网表就行

ljianlin · 发表于 2019-9-7 21:54:40

把下面这句话加到 formal script 开头试试，意思是对这些问题只报warning, 不作为错误处理

set hdlin_warn_on_mismatch_message {FMR_ELAB-147 FMR_ELAB-130}

cleveland2002 · 发表于 2019-9-9 14:58:23

ljianlin 发表于 2019-9-7 21:54
把下面这句话加到 formal script 开头试试，意思是对这些问题只报warning, 不作为错误处理

set hdlin_warn ...

确实可以pass了。厉害！

潇洒的蛋壳Chris · 发表于 2022-7-22 16:20:02

请问FMR_ELAB-147 FMR_ELAB-130 这种错误确实是可以降级为Warning的吗

[求助] formality验证中有很多rtl中有vhdl和verilog文件，怎么读入reference？

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