sar adc 异步时序逻辑问题搞不懂啊？

liuke1

sar adc中sar逻辑那边都说异步比同步好，可是异步时序逻辑我觉得并不能实现SAR 逻辑啊，它只能在CLK上升沿将比较器的结果输出进而控制DAC开关，可它不能置1啊，不置1比较器怎么比较呢？如图所示。

老尤皮

楼主应该看的是刘纯成的文章吧
这个异步控制逻辑要配合对应的电容开关方法来理解
刘纯成用的set & down的开关方法不需要在比较之前置1

ericking0

老尤皮 发表于 2019-8-30 21:55
楼主应该看的是刘纯成的文章吧
这个异步控制逻辑要配合对应的电容开关方法来理解
刘纯成用的set & down的开 ...

可以share一下经典的异步sar的paper吗？谢谢！！！！正好有做一个8bit异步sar的打算。

liuke1

老尤皮 发表于 2019-8-30 21:55
楼主应该看的是刘纯成的文章吧
这个异步控制逻辑要配合对应的电容开关方法来理解
刘纯成用的set & down的开 ...

谢谢解答。那能不能把这个人的文章给我看看啊？
还有既然异步控制逻辑这么好，那是不是同步时序逻辑就没人在做了啊？

whysst

以前我做了一个异步sar，逻辑没什么好纠结的，两天就搭出来了，就3点：
放个xor在比较器latch的输出；
1bit对应3个d触发器，10bit需要30个d触发器；
异步逻辑就怕死在一个地方不动了，所以超过一定时长，强制进入下一个cycle。

楼主这个问题就是没加xor吧



ps：异步sar就是一个煞笔方案，论文都没考虑corner导致的转换阶段宽度变化大，corner导致异步的速度根本没优势，以后我再也不做异步了，除非没pll提供高频时钟

zs1647

whysst 发表于 2019-8-31 13:05
以前我做了一个异步sar，逻辑没什么好纠结的，两天就搭出来了，就3点：
放个xor在比较器latch的输出；
1bit ...

异步已经很成熟了的，配合冗余算法，我觉得可以用了啊

liuke1

whysst 发表于 2019-8-31 13:05
以前我做了一个异步sar，逻辑没什么好纠结的，两天就搭出来了，就3点：
放个xor在比较器latch的输出；
1bit ...

为什么1bit需要3个D触发器啊，不是2个吗？

老尤皮

ericking0 发表于 2019-8-31 11:58
可以share一下经典的异步sar的paper吗？谢谢！！！！正好有做一个8bit异步sar的打算。
...

这篇站内就有
http://bbs.eetop.cn/forum.php?mo ... amp;_dsign=07ad6639

老尤皮

liuke1 发表于 2019-8-31 12:12
谢谢解答。那能不能把这个人的文章给我看看啊？
还有既然异步控制逻辑这么好，那是不是同步时序逻辑就没 ...

这篇站内就有
http://bbs.eetop.cn/forum.php?mo ... amp;_dsign=07ad6639

ericking0

whysst 发表于 2019-8-31 13:05
以前我做了一个异步sar，逻辑没什么好纠结的，两天就搭出来了，就3点：
放个xor在比较器latch的输出；
1bit ...

我倒是觉得不需要高频时钟就是一个很不错的点了；速度的优势反而是其次的了；
另外感觉应该有些啥手段来track corner的变化