sar adc 异步时序逻辑问题搞不懂啊？

老尤皮

fightshan 发表于 2025-2-7 11:47
请教一下，ccliu的这个逻辑，比较器是高电平reset，而他这里就在比较时钟上升沿那里去采样比较器的输出 ...

一般会在比较器的输出加一个RS触发器，就算比较器复位了，RS触发器也能够保持住比较器输出的结果

只要能够控制好信号的建立时间和保持时间，不加RS触发器也可以。比较器复位要传递到比较器的输出的话，中间至少有一个反相器的延迟，这个延迟应该足够用来保证后面D触发器的保持时间
如果你实在是不放心，又对速度没要求，多耗费几个时钟周期也可以

fightshan

老尤皮 发表于 2025-2-7 15:00
一般会在比较器的输出加一个RS触发器，就算比较器复位了，RS触发器也能够保持住比较器输出的结果

只要能 ...

加一个RS触发器应该是CCliu上没有提到的细节，按照他画的时序图取走比较器结果的时钟上升沿其实比比较器复位时钟的上升沿还慢一个DFF的传递时间，这是我看他时序的时候不正常的地方。

老尤皮

fightshan 发表于 2025-2-8 16:09
加一个RS触发器应该是CCliu上没有提到的细节，按照他画的时序图取走比较器结果的时钟上升沿其实比比较器 ...

由Valid产生CLKi要经过一个D触发器的延迟，但是Valid到CLKC也要经过一个三输入或门的延迟，CLKi和CLKC之间不会有太大的延迟差异的。