cadence 的 irun 在回归是如何避免重复编译。

年轻的韭菜 · 发表于 2019-8-28 23:59:45

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

irun跑回归时，每个case都是重新编译一遍，如何在编译完rtl和tb后，每跑一个tc，单独编译tc。增量编译能实现吗，我看增量编译一般将rtl先编译，在编译tb。貌似将rtl和tb一块编译，在编译tc，这样不行。

gaurson · 发表于 2019-8-29 16:13:56

可以分步编译，我们都是自己的平台开发的脚本，无法提供给你细节。你可以找找资料看看如何实现。

goodivan · 发表于 2019-8-29 16:50:43

先编译，后运行，不同的cases中不要加不同的define

年轻的韭菜 · 发表于 2019-10-8 13:58:43

解决了， -c 只编译，生成xcelium.d文件，后面只跑仿真的话，-R 然后软连接到之前编译好的xcelium.d就行了。

saipolo · 发表于 2019-10-10 21:07:33

如果你的是UVM平台，那把所有的文件全部编译进去，仿真时每个tc用UVM_TESTNAME区分就行了；
如果你的平台是Verilog bench，跑soc，那么每个tc都用不同的c driver，也不用每个tc都重新编译，前提是所有的bfm都巧妙的集成到bench中而不冲突；
其他，把所有的tc放到不同分支中，使用plusargs来区分。
最后，如果都不行，那么就把rtl和bench分开编译成不同的数据库，仿真不同tc，将rtl数据库和tc对应的bench数据库链接。甚至于bench中通用的部分也可以partition出来单独编译。
韭菜哥，这样回答成么？

年轻的韭菜 · 发表于 2019-10-11 11:54:25

saipolo 发表于 2019-10-10 21:07
如果你的是UVM平台，那把所有的文件全部编译进去，仿真时每个tc用UVM_TESTNAME区分就行了；
如果你的平台是 ...

你是大神，向你学习。

杨_帆 · 发表于 2019-10-29 16:14:47

saipolo 发表于 2019-10-10 21:07
如果你的是UVM平台，那把所有的文件全部编译进去，仿真时每个tc用UVM_TESTNAME区分就行了；
如果你的平台是 ...

大佬，Cadence 的 Xcelium 用过吗

saipolo · 发表于 2019-10-31 19:44:25

杨_帆发表于 2019-10-29 16:14
大佬，Cadence 的 Xcelium 用过吗

Xcelium的xrun和IUS的irun命令行参数基本兼容啊，区别不大。

Liz6868 · 发表于 2019-11-2 21:34:00

用makefile啊

edacw · 发表于 2019-12-13 13:26:34

saipolo 发表于 2019-10-31 19:44
Xcelium的xrun和IUS的irun命令行参数基本兼容啊，区别不大。

请问用下来效果怎样？我试下来，RTL的仿真，多核的速度比单核慢2、3倍，都比VCS慢，dump的波形尺寸也大

[求助] cadence 的 irun 在回归是如何避免重复编译。

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

站长推荐 /1