后仿sram模型与sdf时序反标问题

Marvin.Liang · 发表于 2019-8-17 19:33:27

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最近项目后仿真时遇到如下问题，使用Memory Compiler生成了sram的.v/.lib等文件，ff/tt/ss三个corner各有一组.v/.lib
后仿的corner是ff的（标准单元库是ff的），由于ff的sdf已经使用将sram的时序信息写进了sdf中，所以所有后仿的sram模型使用的是tt下的模型（由于corner比较多，模型只是用这一个），也问过S家，说只要sdf中写进了时序信息，模型使用哪个都可以的。
现在出现了在这个问题，sram的模型中有specify定义CLK到Q端的延时，sdf中也定义了这个IOPATH，但由于sram的模型使用的是tt的，所以延迟比sdf中的大，就会使相关的case fail。我将sram的模型换成与sdf相对应的corner（都是用ff的）这类case就可以pass。
现在的问题就是，如果sdf和模型中都有对路径的时间约束，那vcs是以sdf为准还是以模型为准，还是以最差的那个为准呢？
麻烦论坛内的前辈解答一下

andyme · 发表于 2019-8-21 09:26:27

SRAM一般是作为macro来用，后端PR是靠吃相应的lib/db来获取timing，进行timing优化及分析的
对应仿真时，也要调用对应的corner的SRAM simulation model

wxd_rf_zhikun · 发表于 2019-9-3 16:13:29

应该以sdf的为准。sdf里面才是真实的时延信息

andywang3791 · 发表于 2020-12-24 15:31:30

楼主，请问该问题有解决吗？
为什么SDF里delay和timing check没有覆盖模型里的specify？是不是加了SDF没有反标上

fangwang85 · 发表于 2021-2-25 09:11:08

这个是蛮奇怪，我的marco也没有反标上，是不是默认都用verilog仿真模型里面的

Marvin.Liang · 发表于 2021-7-28 09:18:27

fangwang85 发表于 2021-2-25 09:11
这个是蛮奇怪，我的marco也没有反标上，是不是默认都用verilog仿真模型里面的 ...

后来也没找到解决办法，只能是sdf和模型都使用相同的corner来仿

[求助] 后仿sram模型与sdf时序反标问题

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