请教一个时钟馈通的问题

hamiltonwjq · 发表于 2019-7-27 00:11:50

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最近在设计一个PGA，设计时钟馈通的问题，我采用传统的dummy开关管用反向的信号去驱动，dummy管size取主开关管的一半，问题是正负开关信号的交叉点是不是一定要在中间，实际设计是很难做到正好在中间的。如果交叉点上偏或者下偏对dummy开关管的size取值是不是要微调。
还有个问题，看到有些驱动NMOS或者PMOS开关管的信号会故意把上升沿或者下降沿做缓，这是什么原因？请各位大神指点迷津！

yuechuan · 发表于 2019-7-27 10:06:22

Don't understand your first question.
For the second question, slower rising/falling edge will reduce clock feedthrough

AcoAco · 发表于 2019-7-27 12:44:08

一张图片胜过千言万语。原理图将有助于描述所谈论的内容。

hamiltonwjq · 发表于 2019-7-27 17:43:05

yuechuan 发表于 2019-7-27 10:06
Don't understand your first question.
For the second question, slower rising/falling edge will reduc ...

请问原理是啥？

hamiltonwjq · 发表于 2019-7-27 17:48:48

AcoAco 发表于 2019-7-27 12:44
一张图片胜过千言万语。原理图将有助于描述所谈论的内容。

就是这样的方法，如图。

AcoAco · 发表于 2019-7-27 21:08:19

务必先关闭主开关，然后关闭虚拟开关。 HOLD中的电荷注入将更好地匹配。
VDD电压变化（RST和RSTB信号幅度）对电荷注入失配有很大影响（压摆率和输入驱动缓冲器输出阻抗的影响也较小）。

mycelldevice · 发表于 2019-7-29 08:49:49

哪个是主开关哪个是虚拟开关？为什么需要有同时开通的时间？关闭时呢？

AcoAco · 发表于 2019-8-3 21:17:24

The main switch is a switch controlled by RST. The other switch is a virtual switch.
First set RST = 0 to make the aiming switch open (isolated) point B (point B is the side of the sampled signal). After this setting RSTB = 1, all the charge injection of the virtual switch is captured at the already isolated point B.

hamiltonwjq · 发表于 2019-8-4 23:07:20

AcoAco 发表于 2019-7-27 21:08
务必先关闭主开关，然后关闭虚拟开关。 HOLD中的电荷注入将更好地匹配。
VDD电压变化（RST和RSTB信号幅度） ...

应该是”先关闭主开关，然后打开虚拟开关“吧，是不是打错了？
另外RST的压摆率和驱动力为啥影响不大？

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