vivado下使用DDR4 IP核出错

杨义

使用的片子是赛灵思的zynq utralscale，然后PL下使用的是三星的2GB DDR4，数据源是2路相机数据，对于DDR4来说是2路输入，3路输出，其中1路相机数据目前是造的数据模拟源640*512，输入到DDR4中缓存，再输出进行数据比对，上板测试数据输入和输出是一致的，另一路数据是SDI相机数据，数据是1920*1080的HD-SDI数据源，上板测试，抓信号发现这些数据在写到DDR4的时候，DDR4缓存模块的状态机会出现状态乱跳，也就是在写完256bit数据给DDR4 ip核的app_wdf_data端口状态，跳转到写对应地址到app_addr这个状态的时候，就会偶尔乱跳状态，导致没写相应地址给ip核，状态机是3段式，整个状态机18个状态。功能仿真没问题，写数据状态跳转到写地址状态的跳转条件是ddr4 ip核输出的app_wdf_rdy为高则跳转。现在想咨询的问题是：1、DDR4 IP核有XDC约束文件，我的工程是只定义了DDR4的的引脚以及输入的参考时钟，比如DDR IP核约束文件里面的时序约束则没有复制到工程里面的XDC文件中，这样做是否正确？问过一些身边的做FPGA的，给的回答是不需要处理，vivado在综合的时候，会自动寻找ip核中的约束文件进行处理。
                                2、DDR4 IP核配置的时钟很低了，配置的666M，DDR4缓存模块的时钟就是DDR4 IP核输出的用户时钟166.5M，写数据状态跳转到写地址状态的判断条                                         件仅仅只有一个app_wdf_rdy，这个端口为高就跳跳转，但是还是会偶尔出现状态乱跳情况，这是个时序问题，但是现在都不知道该怎么修改了。

大家有用用过赛灵思  DDR3 或者DDR4 IP核的， 有懂的，帮帮忙看看吧，指点指点，感谢！

杨义

C:\Users\yanda\Desktop\微信图片2

杨义

目前我能想到的办法是在写数据状态app_wdf_rdy为高时，再停留一个时钟周期，然后跳转到写地址状态，在三段状态机中，次态赋值给现态的时候，时序可能就有点不满足了，但是时序报告里没得相关寄存器时序违例的报告，大佬们有建议可以提点下呀！