verilog实现任意分频比

peter861021

偶数分频的话比较好办，只要数上升沿就可以了。但是如果是奇数分频比的话，光数上升沿是不行的，还需要数下降沿
比如
module div_any(clk,rst_n,out);
input clk;
input rst_n;
output reg out;
reg[5:0]count;
parameter N=3;
always@(posedge clk or negedge clk)begin
if(rst_n==0)begin
count<=6'b0;
out<=1'b0;
end
else begin
count<=count+1'b1;
if(count==(N-1))begin
count<=6'b0;
out<=~out;
end
end
end
endmodule
其中的N为分频比，如果上升沿和下降沿同时计数的话，就可以做到奇数和偶数分频。
这里抛砖引玉，我们始终假设输入信号clK的占空比为50%，但是如果输入信号占空比不为50%又该怎么办呢？

G_yesorno

只用上升沿就可以实现奇数分频，用两个计数器，分别产生分频输出的1和0，这样分频输出的占空比不是50%哦

peter861021

G_yesorno 发表于 2019-7-17 16:28
只用上升沿就可以实现奇数分频，用两个计数器，分别产生分频输出的1和0，这样分频输出的占空比不是50%哦 ...

只用计数上升沿就可以实现奇数分频么？请问该怎么实现呢？

G_yesorno

peter861021 发表于 2019-7-18 13:16
只用计数上升沿就可以实现奇数分频么？请问该怎么实现呢？

比如3分频：  计数器a 计2个clk上升沿，输出翻转一次； 计数器b 计1个clk上升沿，输出翻转一次。