DC综合system Verilog怎么设置脚本

east1203 · 发表于 2019-7-13 10:32:06

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我的DC脚本综合Verilog语法写的模块，正确。
然后我用了system Verilog的语法写，vcs仿真我加了了-sverilog，编译仿真正确。
但是DC综合的时候报错了，好像是在我定义了 logic变量的地方出错了，logic是SV的语法。

不知道用DC综合SV，是否也要像VCS一样设置什么选项告诉工具 “我现在用的是SV” ？？？
有这种选项吗？？

我的问题就是： DC 怎么综合 SV ？？

谢谢大家！！！