问下你们设计人员代码里assertion加的多吗？

年轻的韭菜 · 发表于 2019-7-3 17:29:51

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我这没见过设计人在rtl里加过。这个加不加一般和什么有关呢？芯片类型？设计人员素质？项目需求？还是其他因素呢。

saipolo · 发表于 2019-7-4 12:33:14

有多少人懂断言？就说验证工程师又有几个会写断言？很多追求时髦，把uvm作为所谓标配，其实也就是噱头，该验的水还是水，不管你用什么方法学。国内很多设计变来变去，设计改来改去一直不稳定，还有时间写断言？内部信号之间的时序关系是要很清楚明白定义出来写成文档，然后才好写断言！设计人员连写文档的时间都没有还写毛断言。设计代码很随意，代码一更改断言全报废，直接assert off掉，省得仿真器吐出不干净的东西，整个世界都清净了。事实上，我见过设计代码中加了断言的也就synopsys和arm的某些大ip而已。

saipolo · 发表于 2019-7-4 12:33:37

有多少人懂断言？就说验证工程师又有几个会写断言？很多追求时髦，把uvm作为所谓标配，其实也就是噱头，该验的水还是水，不管你用什么方法学。国内很多设计变来变去，设计改来改去一直不稳定，还有时间写断言？内部信号之间的时序关系是要很清楚明白定义出来写成文档，然后才好写断言！设计人员连写文档的时间都没有还写毛断言。设计代码很随意，代码一更改断言全报废，直接assert off掉，省得仿真器吐出不干净的东西，整个世界都清净了。事实上，我见过设计代码中加了断言的也就synopsys和arm的某些大ip而已。