问下你们设计人员代码里assertion加的多吗？

年轻的韭菜

我这没见过设计人在rtl里加过。这个加不加一般和什么有关呢？芯片类型？设计人员素质？项目需求？还是其他因素呢。

saipolo

有多少人懂断言？就说验证工程师又有几个会写断言？很多追求时髦，把uvm作为所谓标配，其实也就是噱头，该验的水还是水，不管你用什么方法学。国内很多设计变来变去，设计改来改去一直不稳定，还有时间写断言？内部信号之间的时序关系是要很清楚明白定义出来写成文档，然后才好写断言！设计人员连写文档的时间都没有还写毛断言。设计代码很随意，代码一更改断言全报废，直接assert off掉，省得仿真器吐出不干净的东西，整个世界都清净了。事实上，我见过设计代码中加了断言的也就synopsys和arm的某些大ip而已。

saipolo

有多少人懂断言？就说验证工程师又有几个会写断言？很多追求时髦，把uvm作为所谓标配，其实也就是噱头，该验的水还是水，不管你用什么方法学。国内很多设计变来变去，设计改来改去一直不稳定，还有时间写断言？内部信号之间的时序关系是要很清楚明白定义出来写成文档，然后才好写断言！设计人员连写文档的时间都没有还写毛断言。设计代码很随意，代码一更改断言全报废，直接assert off掉，省得仿真器吐出不干净的东西，整个世界都清净了。事实上，我见过设计代码中加了断言的也就synopsys和arm的某些大ip而已。

精武英雄

saipolo 发表于 2019-7-4 12:33
有多少人懂断言？就说验证工程师又有几个会写断言？很多追求时髦，把uvm作为所谓标配，其实也就是噱头，该 ...

我目前所见的也是这样的。非常希望设计人员能够在代码内部加断言来检查自己觉得容易出错的地方，甚至可以加上功能覆盖点来测试验证人员是否验证到了这个点。但是这无疑会给设计人员带来工作量。

gaurson

我们部门的设计标准，需要必须加SVA。

idealm

一些大公司还是会有要求的，尤其是部门公共的模块，肯定加在RTL里方便重用

精武英雄

gaurson 发表于 2019-7-4 15:37
我们部门的设计标准，需要必须加SVA。

贵司是？

gaurson

精武英雄 发表于 2019-7-5 09:45
贵司是？

海思

idealm

gaurson 发表于 2019-7-5 15:10
海思

前同事

rosshardware

saipolo 发表于 2019-7-4 12:33
有多少人懂断言？就说验证工程师又有几个会写断言？很多追求时髦，把uvm作为所谓标配，其实也就是噱头，该 ...

总结很到位，其实验证的核心还是要动业务，用什么方法都是其次的。SVA也不是宣传那样强大和好用。