请教，calibre检查出antenna违例，ICC却显示的没有违例

cfh123

请问一下，为什么布局布线时，显示的antenna violation是clean掉的，如图1所示：

图1、icc检查结果

除了有一些个port位置没有检查到以外，如图2：

图2、跳过检查的地方

但是最终用calibre检查，出现了5个antenna violation，而且并非port的位置，如图3所示：

图3、calibre结果

请问是哪个环节出问题了呢，在icc阶段我是将clf文件该成tcl文件，然后修的天线效应，大家能帮我看看我改的对不对吗？

图4、clf改的tcl脚本

图5、clf原文件

cfh123

有没有什么办法解决吗，非常感谢各位前辈

cfh123

顶顶

liuada001

额，这个很正常吧，icc的antenna是看的lef里面的需求，这个不一定准，必须以calibre为准。
antenna问题正常修就行了，要么跳线，要么加diode。你这个数量也不算多。

cfh123

liuada001 发表于 2019-6-18 20:26
额，这个很正常吧，icc的antenna是看的lef里面的需求，这个不一定准，必须以calibre为准。
antenna问题正常 ...

哦哦谢谢，学到了！
我两个版图，都留了几个到十几个不等的antenna violation，icc没检查出来。calibre检查出来了，最后我们版图工程师帮我手动修掉了。
您说的手动跳线或加diode是直接在virtuoso里面改吧？

cfh123

liuada001 发表于 2019-6-18 20:26
额，这个很正常吧，icc的antenna是看的lef里面的需求，这个不一定准，必须以calibre为准。
antenna问题正常 ...

前辈，这个问题我还想请教您一下，在virtuoso里面加完了diode之后，还要不要重新做STA呀，之前已经做完STA和后仿真了，最后才加的diode，这个会不会对时序有影响呢？要不要返回icc再重新eco route一下。。。

或者说应该直接返回icc里加diode呢？

liuada001

cfh123 发表于 2019-6-27 19:07
前辈，这个问题我还想请教您一下，在virtuoso里面加完了diode之后，还要不要重新做STA呀，之前已经做完ST ...

抱歉，前段时间出差，今天才看到。
一般来说都是在icc里直接加diode，这样是需要做eco的。理论上，diode只是增加了一点线上的cap，并不会对时序有特别大的影响。
如果你直接在viotuoso里加好了，肯定不用再eco了，时序这一块不太好检查，建议你直接在pt里，报一下出现antenna的net的时序信息，看看margin是否足够。
理论上，时序不会差出去5ps。

cfh123

liuada001 发表于 2019-7-9 14:08
抱歉，前段时间出差，今天才看到。
一般来说都是在icc里直接加diode，这样是需要做eco的。理论上，diode ...

受教了

susu

楼主，我也遇到了同样的问题，关键是我在calibre 里的antenna错误是几百个？怎么解？歇息

kevin_zlm

susu 发表于 2019-11-19 13:40
楼主，我也遇到了同样的问题，关键是我在calibre 里的antenna错误是几百个？怎么解？歇息 ...

1、检查load的antenna文件是否正确；
2、可以设置在icc的中检查antenna的条件更严苛点