DC综合问题 frequency和area选择问题

Gecy1226

一、DC综合问题
我设计的电路中，第一个模块中，从输入信号到寄存器需要两个时钟周期，该如何加多周期约束？ -from ？？？ -to reg/D

二、频率和面积
要求：
1、工作时钟频率可达到500MHz
2、时钟收敛频率越高，逻辑面积越小


该如何选择？现在速度可以做到1G，面积自然也大

asic_service

1: set_multicycle_path -setup 再配合set_multicycle_path -hold.
2: 直接设置到你目标频率,DC会自动把area最小(set_max_area 0)。

这个深度入门课程，可以看看：
http://bbs.eetop.cn/thread-854132-1-1.html