CTS之后发现skew很大，看了下好像是clock gate的问题，求教怎么办？

巴甫洛夫很忙

target skew设置为0.05ns，CTS之后，skew达到了0.8ns，先用柱状图看了一下latency分布，发现大部分latency分布在2.3~2.4ns，少部分小到了1.6ns。又check 了一下clock tree，报了如下的warning：

Warning: The phase delay skew of entrance pin pulpino_i/axi_interconnect_i/axi_node_i/u_RESP_BLOCK_GEN_2__RESP_BLOCK/DW_ADDR_DEC/MASTER_ID_FIFO/cg_cell/TLATNTSCAX4/CK in clock clk is 0.819, larger than the threshold 0.050.  (CTS-871)
         The smallest early delay internal sink: pulpino_i/axi_interconnect_i/axi_node_i/u_RESP_BLOCK_GEN_2__RESP_BLOCK/DW_ADDR_DEC/MASTER_ID_FIFO/cg_cell/TLATNTSCAX4/CKcheckpin1 (early delay: -0.351 (type: SINK) )
         The largest late delay output pin: pulpino_i/axi_interconnect_i/axi_node_i/u_RESP_BLOCK_GEN_2__RESP_BLOCK/DW_ADDR_DEC/MASTER_ID_FIFO/cg_cell/TLATNTSCAX4/ECK (late delay 0.468 (type: SINK) )




warning的数量很多，都是类似的，全部报在了clock gate上。奇怪是为什么这个warning中会把clock gate的CK端（CKcheckpin1）和ECK端识别为type sink？按道理clock gate的CK端不应该是implicit non-stop pin吗？然后为什么CK端的early delay是一个负值？这个early delay是什么东西？有没有大佬路过瞧一瞧

巴甫洛夫很忙

在icc里面man了一下CTS-871，出来的信息为：

DESCRIPTION
       The check_clock_tree command has encountered a pin  in  abstract/inter-
       face-logic-modelled  block  or ETM cell which carries large down stream
       phase delay skew inside the block/ETM  structure.  Since  CTS  can  not
       touch this structure, this violation will result bad CTS result.

WHAT NEXT
       Based  on  the  provided details for each internal sink pin or the exit
       pin which drives other pins outside  the  block/ETM  structure,  please
       change or set the exception settings using set_clock_tree_exceptions or
       revisit the ETM/block structure to improve the skew quality.
大概的意思是说clock gate结构导致了skew很大，然后cts又不能去动clock gate的结构？搞不太懂

巴甫洛夫很忙

这个是latency的分布区间柱状图

巴甫洛夫很忙

report_clock_tree -summary，其中clk_gen是clk的生成时钟

巴甫洛夫很忙

clk的最长和最短时钟路径分别为：
The longest Path:
Pin                                         Cap       Fanout    Trans     Incr      Arri
----------------------------------------------------------------------------------------------------
clk_i                                       0.000            1  0.000     0.000     0.000     r
clk_i                                       2.159            1  0.000     0.000     0.000     r
clk_pad/XIN                                 2.159            2  0.157     0.071     0.071     r
clk_pad/XC                                  0.222            1  0.173     0.930     1.002     r
pulpino_i/clk_rst_gen_i/clk_mux_i/CLKMX2X4/A
                                            0.222            1  0.145     0.042     1.044     r
pulpino_i/clk_rst_gen_i/clk_mux_i/CLKMX2X4/Y
                                            0.105            1  0.210     0.298     1.342     r
pulpino_i/clk_rst_gen_i/clk_mux_i/CLKMX2X4/Y
                                            0.105            1  0.210     0.000     1.342     r
pulpino_i/ichip_cts_CLKINVX6_G3B4I1/A       0.105            1  0.210     0.006     1.348     r
pulpino_i/ichip_cts_CLKINVX6_G3B4I1/Y       0.071            1  0.085     0.092     1.440     f
pulpino_i/ichip_cts_CLKINVX12_G3B3I1/A      0.071            1  0.085     0.001     1.440     f
pulpino_i/ichip_cts_CLKINVX12_G3B3I1/Y      0.228            3  0.091     0.074     1.514     r
pulpino_i/ichip_cts_CLKINVX12_G3B2I1/A      0.228            1  0.092     0.003     1.517     r
pulpino_i/ichip_cts_CLKINVX12_G3B2I1/Y      0.330           11  0.231     0.144     1.661     f
pulpino_i/ichip_cts_CLKINVX6_G3B1I27/A      0.330            1  0.236     0.025     1.686     f
pulpino_i/ichip_cts_CLKINVX6_G3B1I27/Y      0.116           12  0.208     0.176     1.862     r
pulpino_i/peripherals_i/genblk1_3__core_clock_gate/TLATNTSCAX4/CK
                                            0.116            2  0.209     0.006     1.868     r
pulpino_i/peripherals_i/genblk1_3__core_clock_gate/TLATNTSCAX4/ECK
                                            0.147            2  0.102     0.450     2.317     r
pulpino_i/peripherals_i/apb_spi_master_i/ichip_cts_CLKINVX12_G4B2I2/A
                                            0.147            1  0.102     0.003     2.320     r
pulpino_i/peripherals_i/apb_spi_master_i/ichip_cts_CLKINVX12_G4B2I2/Y
                                            0.241           18  0.130     0.106     2.426     f
pulpino_i/peripherals_i/apb_spi_master_i/u_txfifo/ichip_cts_CLKINVX4_G4B1I8/A
                                            0.241            1  0.130     0.002     2.429     f
pulpino_i/peripherals_i/apb_spi_master_i/u_txfifo/ichip_cts_CLKINVX4_G4B1I8/Y
                                            0.093           28  0.305     0.204     2.632     r
pulpino_i/peripherals_i/apb_spi_master_i/u_txfifo/buffer_reg_3__15_/CK
                                            0.093            0  0.306     0.003     2.636     r
[clock delay]                                                                       2.636
----------------------------------------------------------------------------------------------------

The Shortest Path:
Pin                                         Cap       Fanout    Trans     Incr      Arri
----------------------------------------------------------------------------------------------------
clk_i                                       0.000            1  0.000     0.000     0.000     r
clk_i                                       2.159            1  0.000     0.000     0.000     r
clk_pad/XIN                                 2.159            2  0.157     0.071     0.071     r
clk_pad/XC                                  0.222            1  0.173     0.930     1.002     r
pulpino_i/clk_rst_gen_i/clk_mux_i/CLKMX2X4/A
                                            0.222            1  0.145     0.042     1.044     r
pulpino_i/clk_rst_gen_i/clk_mux_i/CLKMX2X4/Y
                                            0.105            1  0.210     0.298     1.342     r
pulpino_i/clk_rst_gen_i/clk_mux_i/CLKMX2X4/Y
                                            0.105            1  0.210     0.000     1.342     r
pulpino_i/ichip_cts_CLKINVX6_G3B4I1/A       0.105            1  0.210     0.006     1.348     r
pulpino_i/ichip_cts_CLKINVX6_G3B4I1/Y       0.071            1  0.085     0.092     1.440     f
pulpino_i/ichip_cts_CLKINVX12_G3B3I1/A      0.071            1  0.085     0.001     1.440     f
pulpino_i/ichip_cts_CLKINVX12_G3B3I1/Y      0.228            3  0.091     0.074     1.514     r
pulpino_i/ichip_cts_CLKINVX16_G3B2I3/A      0.228            1  0.092     0.005     1.519     r
pulpino_i/ichip_cts_CLKINVX16_G3B2I3/Y      0.565           20  0.294     0.176     1.695     f
pulpino_i/core_region_i/CORE_RISCV_CORE/ichip_cts_CLKINVX3_G3B1I29/A
                                            0.565            1  0.297     0.016     1.710     f
pulpino_i/core_region_i/CORE_RISCV_CORE/ichip_cts_CLKINVX3_G3B1I29/Y
                                            0.078           14  0.090     0.078     1.789     r
pulpino_i/core_region_i/CORE_RISCV_CORE/core_clock_gate_i/TLATNTSCAX4/CK
                                            0.078            2  0.090     0.001     1.790     r
pulpino_i/core_region_i/CORE_RISCV_CORE/core_clock_gate_i/TLATNTSCAX4/CKcheckpin1
                                            0.000            0  0.086     0.000     1.790     r
[clock delay]                                                                       1.790

巴甫洛夫很忙

clk_gen的最长和最短路径分别为：
The longest path delay end pin: pulpino_i/peripherals_i/apb_spi_master_i/u_txfifo/buffer_reg_3__15_/CK
The shortest path delay end pin: pulpino_i/core_region_i/CORE_RISCV_CORE/core_clock_gate_i/TLATNTSCAX4/CKcheckpin1

The longest Path:
Pin                                         Cap       Fanout    Trans     Incr      Arri
----------------------------------------------------------------------------------------------------
pulpino_i/clk_rst_gen_i/clk_mux_i/CLKMX2X4/Y
                                            0.105            1  0.210     0.000     0.000     r
pulpino_i/ichip_cts_CLKINVX6_G3B4I1/A       0.105            1  0.210     0.006     0.006     r
pulpino_i/ichip_cts_CLKINVX6_G3B4I1/Y       0.071            1  0.085     0.092     0.098     f
pulpino_i/ichip_cts_CLKINVX12_G3B3I1/A      0.071            1  0.085     0.001     0.098     f
pulpino_i/ichip_cts_CLKINVX12_G3B3I1/Y      0.228            3  0.091     0.074     0.172     r
pulpino_i/ichip_cts_CLKINVX12_G3B2I1/A      0.228            1  0.092     0.003     0.175     r
pulpino_i/ichip_cts_CLKINVX12_G3B2I1/Y      0.330           11  0.231     0.144     0.319     f
pulpino_i/ichip_cts_CLKINVX6_G3B1I27/A      0.330            1  0.236     0.025     0.344     f
pulpino_i/ichip_cts_CLKINVX6_G3B1I27/Y      0.116           12  0.208     0.176     0.520     r
pulpino_i/peripherals_i/genblk1_3__core_clock_gate/TLATNTSCAX4/CK
                                            0.116            2  0.209     0.006     0.526     r
pulpino_i/peripherals_i/genblk1_3__core_clock_gate/TLATNTSCAX4/ECK
                                            0.147            2  0.102     0.450     0.976     r
pulpino_i/peripherals_i/apb_spi_master_i/ichip_cts_CLKINVX12_G4B2I2/A
                                            0.147            1  0.102     0.003     0.978     r
pulpino_i/peripherals_i/apb_spi_master_i/ichip_cts_CLKINVX12_G4B2I2/Y
                                            0.241           18  0.130     0.106     1.084     f
pulpino_i/peripherals_i/apb_spi_master_i/u_txfifo/ichip_cts_CLKINVX4_G4B1I8/A
                                            0.241            1  0.130     0.002     1.087     f
pulpino_i/peripherals_i/apb_spi_master_i/u_txfifo/ichip_cts_CLKINVX4_G4B1I8/Y
                                            0.093           28  0.305     0.204     1.291     r
pulpino_i/peripherals_i/apb_spi_master_i/u_txfifo/buffer_reg_3__15_/CK
                                            0.093            0  0.306     0.003     1.294     r
[clock delay]                                                                       1.294
----------------------------------------------------------------------------------------------------

The Shortest Path:
Pin                                         Cap       Fanout    Trans     Incr      Arri
----------------------------------------------------------------------------------------------------
pulpino_i/clk_rst_gen_i/clk_mux_i/CLKMX2X4/Y
                                            0.105            1  0.183     0.000     0.000     f
pulpino_i/ichip_cts_CLKINVX6_G3B4I1/A       0.105            1  0.184     0.006     0.006     f
pulpino_i/ichip_cts_CLKINVX6_G3B4I1/Y       0.071            1  0.078     0.079     0.085     r
pulpino_i/ichip_cts_CLKINVX12_G3B3I1/A      0.071            1  0.078     0.001     0.086     r
pulpino_i/ichip_cts_CLKINVX12_G3B3I1/Y      0.228            3  0.102     0.083     0.168     f
pulpino_i/ichip_cts_CLKINVX16_G3B2I3/A      0.228            1  0.103     0.005     0.174     f
pulpino_i/ichip_cts_CLKINVX16_G3B2I3/Y      0.565           20  0.261     0.151     0.325     r
pulpino_i/core_region_i/CORE_RISCV_CORE/ichip_cts_CLKINVX3_G3B1I29/A
                                            0.565            1  0.265     0.016     0.341     r
pulpino_i/core_region_i/CORE_RISCV_CORE/ichip_cts_CLKINVX3_G3B1I29/Y
                                            0.078           14  0.086     0.084     0.425     f
pulpino_i/core_region_i/CORE_RISCV_CORE/core_clock_gate_i/TLATNTSCAX4/CK
                                            0.078            2  0.086     0.001     0.426     f
pulpino_i/core_region_i/CORE_RISCV_CORE/core_clock_gate_i/TLATNTSCAX4/CKcheckpin1
                                            0.000            0  0.086     0.000     0.426     r
[clock delay]                                                                       0.426
----------------------------------------------------------------------------------------------------

巴甫洛夫很忙

这种warning比较多一点
Warning: The phase delay skew of entrance pin pulpino_i/core_region_i/axi_slice_core2axi/WITH_SLICE_axi_slice_i/r_buffer_i/buffer_i/cg_cell/TLATNTSCAX4/CK in clock clk_gen is 0.870, larger than the threshold 0.050.  (CTS-871)
         The smallest early delay internal sink: pulpino_i/core_region_i/axi_slice_core2axi/WITH_SLICE_axi_slice_i/r_buffer_i/buffer_i/cg_cell/TLATNTSCAX4/CKcheckpin1 (early delay: -0.435 (type: SINK) )
         The largest late delay internal sink: pulpino_i/core_region_i/axi_slice_core2axi/WITH_SLICE_axi_slice_i/r_buffer_i/buffer_i/cg_cell/TLATNTSCAX4/CKcheckpin1 (late delay 0.435 (type: SINK) )

巴甫洛夫很忙

报了一些clock tree的结构，发现这个CKcheckpin1是sink点，这就很奇怪了，clock gate上的pin只有E,SE,CK,ECK，这个CKcheckpin1是哪里来的？为什么又是sink点呢？

saicom

那个柱状图是什么命令生成的