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各位前辈,情况是这样的,由于快要流片了,但是我用VCS做后仿真总是要降一点频率才能通过(比如说我约束用的是18ns,但我仿真必须用21ns才能通过,否则个别的寄存器提示有setuphold违例),按理说降频的话,应该是setup违例,但我现在也摸不清楚,我用fast的sdf文件和用slow的文件后仿显示是一样的。(静态时序分析里且并非是falth path)
现在我把,违例的部分贴上来,求前辈们帮帮忙:
"smic18_neg.v", 8551: Timing violation in test_mode.inst_picc.inst_baseband.inst_test_if.op_flag_reg_2_ $setuphold( posedge CK &&& (flag == 1'b1):1867.0ns, posedge D:1867.0ns, limits: (1.0ns,0.5ns) );
这是sdf文件中对应的寄存器描述,以及smic18neg.v里的描述:
我的vcs指令为:
vcs test_mode.v -y ./netlist +libext+.v -v smic18_neg.v -debug_all -R -gui +neg_tchk +optconfigfile+async.list
非常感谢!!!
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