LVS结果有问题（smic 55nm ）

透明没有

请教：
用的新工艺，layout devices 是我用layout-xl直接拽出来的，跑LVS的时候，layout中 pod33ll（pod33_mis_ckt）等33器件全部会认成p25ll器件，layout中器件名称（Q操作）本身跟电路symbol对的上，因为是pdk拽出来的，所以问题大概在于LVS command file 中器件层次的定义，但看了cmd file，层次啥的也都没问题，小弟想请教一下，这种情况下该怎么去debug这个LVS问题

寻雨

是不是layout上面盖了25的识别层

3cQScbr

打开lvs结果里面的DB文件，看看layer number有没有对应上

poly_lq

lvs里define没有设对

透明没有

poly_lq 发表于 2019-5-17 17:02
lvs里define没有设对

老哥能具体点吗？，我这边cmdfile看了好几遍了，而且就普通mos而已，后面还有rf器件，这也太……

透明没有

寻雨 发表于 2019-5-17 16:15
是不是layout上面盖了25的识别层

25没什么识别层，但33的确是比25的多2层，层次没问题，cmdfile我也看了就只有那些层次，太奇怪了

透明没有

寻雨 发表于 2019-5-17 16:15
是不是layout上面盖了25的识别层

我用简单的mos管，1对1去跑，还没开始正式搞，因为新工艺，很多都要自己准备起来

寻雨

透明没有 发表于 2019-5-17 17:47
25没什么识别层，但33的确是比25的多2层，层次没问题，cmdfile我也看了就只有那些层次，太奇怪了

...

对于一些LVS特别奇怪的error，可以尝试先把drc的error清掉，有可能是drc error影响的

寻雨

透明没有 发表于 2019-5-17 17:49
我用简单的mos管，1对1去跑，还没开始正式搞，因为新工艺，很多都要自己准备起来
...

试试用layout-L调出管子run lvs

透明没有

寻雨 发表于 2019-5-17 17:51
对于一些LVS特别奇怪的error，可以尝试先把drc的error清掉，有可能是drc error影响的
...

我就1个单管验证，没啥DRC问题，验证前我也画了几个简单的逻辑触发器，应该跟DRC没有关系