LVS结果有问题（smic 55nm ）

透明没有 · 发表于 2019-5-17 17:59:51

寻雨发表于 2019-5-17 17:54
试试用layout-L调出管子run lvs

是用layout-xl调的

叶落 · 发表于 2019-5-20 11:14:40

看一下calibre.db抽出来的版图对应层次和techfiles对应测层次有啥不一样不，感觉可能是这个问题，你的cmd file 没有问题，只能是抽出来的没对应上 calibredrv calibre.db

透明没有 · 发表于 2019-5-20 14:37:37

叶落发表于 2019-5-20 11:14
看一下calibre.db抽出来的版图对应层次和techfiles对应测层次有啥不一样不，感觉可能是这个问题，你的cmd f ...

嗯，我看了下，好像DRC根本就没抽那MOSCKT，OVERPL，这2层，意味着LVS里应该也没有那两层，所以认成是没有这2层的管子。

透明没有 · 发表于 2019-5-20 15:23:47

叶落发表于 2019-5-20 11:14
看一下calibre.db抽出来的版图对应层次和techfiles对应测层次有啥不一样不，感觉可能是这个问题，你的cmd f ...

我看了log文件，layers是有的，但我故意按design_rule说的画错，发现drc根本就没报错，也就是说drc ignore了识别层的rule，但我cmdfile里根本就没看到有相关的内容，我也是醉了

miao327 · 发表于 2019-6-3 15:52:41

LVS rule 文件里应该有器件选择的选项（在文件开头几行），设置一下就可以了

石头遇见雪 · 发表于 2019-6-3 18:36:29

你可以直接抽电路网表出来看看电路抽取的cdl 网表对应的管子的名字是否一样

石头遇见雪 · 发表于 2019-6-3 18:37:06

一样名字的话，说明电路没问题，那你就去查版图问题

不识君 · 发表于 2019-6-8 14:55:04

看一下lvs rule里面有没有相关的开关，有可能是一些开关

利諾 · 发表于 2020-3-26 16:54:03

可以先确定xl调出来的mos是否跟电路一致，有事会因为virtuoso问题xl调出来的管子和实际电路不匹配的。这个需要人工检查，（PS：机器也会出错，有一步检查为好）

SST爱学习 · 发表于 2020-3-26 17:22:47

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