10MHZ输入变成100MHZ输出

songyang · 发表于 2003-9-23 11:26:33

老兄，CPLD内没有PLL怎么实现啊！
我可不可以用20MHZ的时钟加到动态存储器上啊，因为我做的这个系统速度不是要求很高，但容量要大，只要我按规定的时间进行刷新，不知道这种方法可不可以，

atuhappy · 发表于 2003-9-23 12:55:09

高档的FPGA可以作到，20K好象旧可以
目的是干什么呀

songyang · 发表于 2003-9-23 14:06:22

我做的是用CPLD或FPGA去控制大概128M的动态存储器，原先我想用输入时钟为20MHZ的FPGA来个5倍频产生100MHZ的时钟信号加到动态存储器的时钟上，现在由于我对数据的存储速度要求不是很高，所以我想直接把20MHZ的时钟加到动态存储器上，不知道可不可以，

目的主要是使这个系统能一次性接收从计算机发过来的数据

szhjd · 发表于 2003-9-23 16:00:40

意思是让你自己做一个PLL逻辑，外边加上有源滤波器（比如一般的运算放大器），然后控制VCO。但是如果你的要求仅仅是控制DRAM，何必加倍到100M呢？直接用两个DLL升到40M不就可以了吗？

songyang · 发表于 2003-9-24 08:21:45

哦,这样也可以,谢谢你!

10MHZ输入变成100MHZ输出

10MHZ输入变成100MHZ输出

10MHZ输入变成100MHZ输出

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10MHZ输入变成100MHZ输出

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