设为首页收藏本站
在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名：电子顶级开发网)

手机号码，快捷登录

手机号码，快捷登录

找回密码

  登录   注册  

快捷导航
创芯云服务  : 创芯大讲堂  | 创芯人才网 | 数字IC职业培训  EETOP诚邀线上IC培训讲师!
搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › 5nm design issue
12
返回列表 发新帖
楼主: shsoc

[讨论] 5nm design issue

[复制链接]
shsoc
 楼主| 发表于 2019-5-21 10:50:27 | 显示全部楼层


yitengzeng 发表于 2019-5-21 09:20
because same layer have double pattern DRC that means layer metal made by different mask. But EUV on ...


so when EUV is involved, the need of double pattern will dispeared, right?
回复 支持 反对

举报

yitengzeng
发表于 2019-5-21 16:26:51 | 显示全部楼层


shsoc 发表于 2019-5-21 10:50
so when EUV is involved, the need of double pattern will dispeared, right?


Maybe not all layer
EETOP创芯人才网简历投递入口
回复 支持 反对

举报

12
返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

小黑屋| 手机版| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-4-29 03:56 , Processed in 0.013105 second(s), 7 queries , Gzip On, MemCached On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表