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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › 5nm design issue
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楼主: shsoc

[讨论] 5nm design issue

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shsoc
 楼主| 发表于 2019-5-21 10:50:27 | 显示全部楼层


yitengzeng 发表于 2019-5-21 09:20
because same layer have double pattern DRC that means layer metal made by different mask. But EUV on ...


so when EUV is involved, the need of double pattern will dispeared, right?
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yitengzeng
发表于 2019-5-21 16:26:51 | 显示全部楼层


shsoc 发表于 2019-5-21 10:50
so when EUV is involved, the need of double pattern will dispeared, right?


Maybe not all layer
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