调用ATLPLL核报错

wq2020wdm

验证IC时用了quartus 13.0自带的ip核，ATLPLL，其他的参数都没改，关闭了复位信号和锁定信号，只设置了输出为56MHz，调用modelsim仿真报错：
# Error: Error loading design
#        Pausing macro execution
# MACRO ./pll_test_run_msim_rtl_verilog.do PAUSED at line 42


我后来单独写了一个简单的代码，只调用了pll核，依旧报错
module pll_test(
               osc_in,
                                        osc_clk
                                        );
                                       
    input       osc_in;
         output      osc_clk;
         
         pll        pll_inst (
        .inclk0 ( osc_in ),
        .c0 ( osc_clk )
        );
       
endmodule


//----------------------------------------

module test;

    reg osc_in;
         wire osc_clk;
         
         parameter osc_period = 500/100.0;
         
         always # osc_period  osc_in = ~osc_in;
         
         initial begin
         osc_in = 1'b0;
         #10000000;
         end
         
         
         pll_test u1 (
                     .osc_in ( osc_in ),
                                         .osc_clk( osc_clk)
                                         );
                                                                                                                           
endmodule


有大佬知道这是什么问题吗？我验证IC时修改了rom和ram，调用这两个核时能正常仿真，但是pll就是不行

wq2020wdm

我的FPGA是Cyclone IV E,其中有个警告是
Critical Warning (332012): Synopsys Design Constraints File file not found: 'pll_test.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.

是不是我缺少了这个.sdc的原因？

woai2020

   

wq2020wdm 发表于 2019-5-8 19:06
我的FPGA是Cyclone IV E,其中有个警告是
Critical Warning (332012): Synopsys Design Constraints File fi ...

与sdc没关系，应该是FPGA的器件库你没有编译，需要将FPGA对应的这个库编译下；详细建议百度quartus ip 核仿真，编译后加入到工程一起仿真就应该可以找到这个宏单元

wq2020wdm

   

woai2020 发表于 2019-5-8 23:27
与sdc没关系，应该是FPGA的器件库你没有编译，需要将FPGA对应的这个库编译下；详细建议百度quartus ip 核 ...

pll.qip在工程里，一起点的编译，难道还需要什么操作吗？

woai2020

   

wq2020wdm 发表于 2019-5-9 09:23
pll.qip在工程里，一起点的编译，难道还需要什么操作吗？

这样不行的，qip文件quartus认你pll，modelsim不认你的PLL，不想编译库也可以直接通过quartus启动modelsim，具体设置如下：



然后