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[讨论] hsim 仿 timing check 问题

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发表于 2019-5-7 15:06:42 | 显示全部楼层 |阅读模式

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1、我现在是用hsim中 timing check部分    check模拟信号,
2、我做全局仿真,能够成功实现,但是部分模块仿真时,无法访问到模块上的信号,信号为模块顶层信号;
3、如何设置路径,能够访问到模块中的信号?
发表于 2022-11-25 14:43:47 | 显示全部楼层
how to check  use hsim plus  ??

cckMaxnmosToVdd  ?

cckMaxStackUpNmos  


cckMeasPathDelay

cckNodeMaxRF

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