Verilog 中可以将某个信号置0的同时检测该信号是否是1吗

shdamh1029

代码大致长这样：
always @(posedge clk) begin
    if(carry) begin
        flag<=1;
    end
    else if(flag) begin
        flag<=0;
    end
end

always @(posedge clk) begin
    if(flag) begin
        A<=B+C;
    end
end

实现功能就是当flag是1 的时候把flag 置0，同时进行一次运算。这个在纯逻辑仿真的时候可以实现功能，但是如果进入到后端最后流片之后，加上电路延迟会不会出现flag置0先发生，导致A<=B+C永远只能检测到flag是0呢？        

iknowzxc

了解下时序分析吧

lhw123

在非阻塞加上#DLY，就可以解决你的困惑了。。

IC.Michael

加上#DLY只是在仿真的时候生效，个人觉得，如果综合PR满足时序要求的话，这个是没有问题的，你说的后端考虑电路延时，其实也是STA的分析。

kyo4749

先if在else不会同时

chindis

如果发生了，说明你时序根本没过去啊

YYFFLLMMNN

if  else  是有先后顺序的，这句话不是随便定义的。
如果... 否则,怎么样....
无论仿真还是实际跑，都一样
所以不会出现。。

424202632

if else是有优先级的。先判断if。

saipolo

lhw123 发表于 2019-5-6 16:59
在非阻塞加上#DLY，就可以解决你的困惑了。。

非阻塞加#1不是个好东西，很多人对这个都没理解清楚。实际上synopsys是不建议加，设计中非阻塞大量加这玩意儿会大大降低仿真的benchmark，加这东西并没有改变非阻塞的仿真语义，只是让波形上看得方便而已。
synopsys公司的一篇优秀获奖论文对非阻塞加#1大加批判，写得非常好，建议谷歌搜索看看吧。

thjan65

extra delay in non-blocking makes debugging much easier.
different simulators may outcome different result for the same non blocking code.
however, with extra delay, consistency is obtained.