高速dff架构

nanke · 发表于 2019-4-22 17:34:23

本帖最后由 nanke 于 2019-4-22 17:38 编辑

如题，寻找可用的高速DFF架构，GHz以上。要求（1）速度尽量高；
（2）低压高阈值MOS工艺，电源电压只有2~3Vth（所以中间节点不满摆幅的会不太好用）；
（3）不需要复位和清零；
（4）面积小；
（5）关掉时钟和输入信号后无漏电（关掉时钟后无高阻节点导致us级）。（6）亚稳态概率低一点，不需要太多级级联就能消除异步采样亚稳态。
楼主找了一些结构，但不太满意。比如TSPC DFF, 关掉时钟有高阻节点接MOS管栅极，可能会漏电。

欢迎大家提出想法，或者相关的论文名。

jamesccp · 发表于 2019-4-22 17:34:24

ETSPC，电源gating

nanke · 发表于 2019-4-23 10:40:22

jamesccp 发表于 2019-4-22 19:51
ETSPC，电源gating

谢谢你的建议，
1、了解了一下ETSPC，比TSPC速度还快。
但依然有高阻节点。
高阻节点漏电的危害很大。http://blog.eetop.cn/blog-27606-21394.html

2、用power gating后，再将整个模块输出与使能信号相与隔开应该是可以避免这种情况的。
看了一下即使用高阈值的NMOS管当开关，电压drop<50mV，尺寸也还好。