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本帖最后由 wxxhn 于 2019-4-20 10:41 编辑
最近做一个项目,sub-design的scan chain已经完成,想在外部加个Wrapper,如下:
module wrapper_top
(
input scan_clk,
input scan_rstn,
input scan_mode,
input scan_en,
input [31:0] scan_in,
output [31:0] scan_out
);
sub_design sd_inst
(
. scan_clk(scan_clk),
.scan_rstn(scan_rstn),
. scan_mode(scan_mode),
. scan_en(scan_en),
.scan_in(scan_in),
. scan_out(scan_out)
);
endmdule
现在遇到一个问题,对顶层wrapper_top进行scan时,我期望输出的网表就如上面,不做任何改变;输出wrapper_top.ctl文件就是在sub_design.ctl基础上加入个层次信息。
但结果输出netlist却是如下, 工具插入了一些gate, 导致scan chain的 order也发生了改变,如下红色nets,请问有什么办法解决这个问题吗:
module wrapper_top
(
input scan_clk,
input scan_rstn,
input scan_mode,
input scan_en,
input [31:0] scan_in,
output [31:0] scan_out
);
sub_design sd_inst
(
. scan_clk(scan_clk),
.scan_rstn(scan_rstn),
. scan_mode(scan_mode),
. scan_en(scan_en),
.scan_in({scan_in[31:2], n1, scan_in[0]}),
. scan_out({scan_out[31:2], n2, scan_out[0]})
);
MUX mux_1(.in1(), .ins2(), .select(scan_en), .Y(n1));
MUX mux_2(.in1(), .ins2(), .select(scan_en), .Y(n2));
INV invert_1 .....
endmdule
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