DCDC_LDO转换器，PAD问题

小菜鸟ic · 发表于 2019-4-19 10:17:58

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DCDC转换器，加PAD后仿性能变差，主要是耦合变大，导致LDO的反馈点电压变化随时钟信号变化较大；不加PAD后仿，跟前仿基本一致，性能很好。请问各位大神有没有经验，这是为什么啊。

hehuachangkai · 发表于 2019-4-19 11:17:41

时钟怎么通过pad耦合的呢？时钟在pad旁边吗？LDO输出电流大，是个很强的net，电压耦合一般很难影响到LDO输出电压吧，可以重点看一下vref参考和bias节点。
两个后仿真环境只是加了个PAD吗，其它环境完全一致？如果去掉pad，到pad的走线还在的话，结果如何呢？只抽内部net寄生，不抽输出net寄生什么情况？只抽电路R，不抽C+CC呢？可以试试看。。

小菜鸟ic · 发表于 2019-4-19 14:57:18

hehuachangkai 发表于 2019-4-19 11:17
时钟怎么通过pad耦合的呢？时钟在pad旁边吗？LDO输出电流大，是个很强的net，电压耦合一般很难影响到LDO输 ...

现在的后仿，只是提取C+CC，加PAD与不加PAD走线都保留，只是PAD本身的保留与否问题。不加PAD时，输出跟前仿基本一致，可能稍微差一点点，主要还是耦合比较小，可能是VREF波动较小；
加PAD后后仿，输出导致VREF波动较大？反馈点电位波动比较大，是比较大的波动电压，导致PWM模式中ADC，输出有一定波动，进而占空比有一定的波动，纹波增大，大概由1m变成了6mV；PFM模式下，反馈点电压波动比较大导致的PFM比较器比较会出错，本身是PFM小于0，输出占空比，现在是比较出错的情况下，导致了连续输出占空比，以及连续不变化，导致纹波变大，1.2mV变成了5~6mV左右。片子已经流出去了，VREF，反馈点我都接出PAD了，距离DCDC功率管较近（但是外部接退耦电容用处不大）。我已经搞不懂PAD的影响，是为何了。。。困扰了2周，难过中。求大神帮忙解决问题啊、

小菜鸟ic · 发表于 2019-4-19 17:38:03

自己再顶一下，求有经验的大神。

hehuachangkai · 发表于 2019-4-19 19:10:41

小菜鸟ic 发表于 2019-4-19 14:57
现在的后仿，只是提取C+CC，加PAD与不加PAD走线都保留，只是PAD本身的保留与否问题。不加PAD时，输出跟前 ...

根据你的描述，你仿真下加pad后你的环路稳定性啊。直接在前仿时，加个大电容看看，可能是AC分析不够全面彻底。

小菜鸟ic · 发表于 2019-4-19 19:50:31

hehuachangkai 发表于 2019-4-19 19:10
根据你的描述，你仿真下加pad后你的环路稳定性啊。直接在前仿时，加个大电容看看，可能是AC分析不够全面 ...

加了。我都加到100p，稳定性也没问题的呢。。所以是很无奈，不知道为何了。我再一个PAD，一个PAD的去掉，一点一点仿真试试

chenximing · 发表于 2019-4-20 10:42:03

做PWM模式怎么需要ADC?好像是检测PFM模式用的。这种架构只在论文见过。

小菜鸟ic · 发表于 2019-4-20 13:03:41

chenximing 发表于 2019-4-20 10:42
做PWM模式怎么需要ADC?好像是检测PFM模式用的。这种架构只在论文见过。

嗯啊，因为是数字DCDC。

小菜鸟ic · 发表于 2019-4-20 13:06:20

本帖最后由小菜鸟ic 于 2019-4-20 14:05 编辑

我把反馈点不对的曲线通过加可能的耦合，拟合出来了。在不考虑bonding电感的情况下，后仿，我可以通过加退耦电容来减小耦合影响，但是仿真出来并没有太多好处。不知何解啊

小菜鸟ic · 发表于 2019-5-9 12:42:30

本帖关闭。问题找到了，是dummyfill的添加问题，不是pad问题。当然pad 本身离得较近，也是有问题的。总体而言出现问题，还是版图规划不合理导致的。多谢各位

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