关于MASH111应用到分数分频PLL的相关问题

lwhlwh612

1.最近在做PLL设计，在SDM中运用MASH111结构，看到很多大佬说输出在加dither的时候是[-3,4],是一个位宽为3的数，我想请问一下为什么位宽是3，因为verilog程序里面很明显看到是第三级到第二级求和的时候直接将相加信号后的sum定义为3bits，但是并不知道为什么就是3位宽的输出。2.其次，因为我需要38~58分频，故采用PS Counter的话，M/M+1分频器中M只能取4，那置数reg中小数部分就只能取2bits的数据，那是否就无法对应使用MASH111结构？（因为MASH111默认输出3bits信号，对应适用于8/9分频器？）

求助大佬帮忙解答，谢谢了！！！

wpbuaa

mash的输出要和整数部分加起来再送给分频器吧.不能用2/3分频器链加上sdm?

lwhlwh612

wpbuaa 发表于 2019-4-19 10:40
mash的输出要和整数部分加起来再送给分频器吧.不能用2/3分频器链加上sdm?

是的    比如我现在要实现38.175分频比      输入参考Fref=26MHz     4/5分频器     那么我整数部分关键子：N[7:0]=00100110     MASH111-SDM出来是3bits信号[2:0]=xxx    这个时候我们相加：N.F[7:0]=00100xxx      这个时候把第三位给S-counter     高5位给P-counter     那么这样算下来的分频比就是：00100（dec=4）*4+[0,8]=16~24分频    这就不对   因为4/5分频器小数位宽应该只能占用2bits       例如：001000（dec=8）*4+[0,8]=32~40分频   就对了     应该是MASH111适用于8/9分频器以上的      但是我现在只能用4/5分频器的时候    有没有什么方法可以解决这个问题 啊？

hehuachangkai

MASH111是单阶串联三级实现三阶，输出不经过量化器给量化成3bit吗？
为什么DSM量化器输出位宽会和divider的分频比有关系？

wpbuaa

lwhlwh612 发表于 2019-4-19 11:41
是的    比如我现在要实现38.175分频比      输入参考Fref=26MHz     4/5分频器     那么我整数部分关键 ...

不太明白这个跟sdm位宽有什么关系，输出之后给你你就当成一个普通的分频比用就可以了吧

lwhlwh612

hehuachangkai 发表于 2019-4-19 13:17
MASH111是单阶串联三级实现三阶，输出不经过量化器给量化成3bit吗？
为什么DSM量化器输出位宽会和divider的 ...

因为DSM出来得3bits会和整数相加，相加结果低三位送入S吞咽计数器、高5位送入P编程计数器。    如果你得divider得M太小，那么按照你这样得高5bit送P、低3bits送S   你计算一下M*P+S得实际分频比     和你本身设定值相差很多    因为存在一个关系：分数部分位宽要=log2（M）    整数部分位宽要≥log2（M）    本质上是为了满足P>S

lwhlwh612

wpbuaa 发表于 2019-4-19 13:46
不太明白这个跟sdm位宽有什么关系，输出之后给你你就当成一个普通的分频比用就可以了吧
...

就是比例不对    直接用来用的话    实际分频比就和你设定分频比相差很多   因为本来有一位低位不能被当作小数部分，但是实际上你却把他当作小数部分了   导致整数部分地位被削掉一位    整体权值下降一阶     所以导致你实际出来得分频比会小很多

hehuachangkai

lwhlwh612 发表于 2019-4-19 21:38
因为DSM出来得3bits会和整数相加，相加结果低三位送入S吞咽计数器、高5位送入P编程计数器。    如果你得d ...

其实我没有做过PLL，也许理解的不对，但我觉得DSM量化器不一定要输出3位，DSM三阶只是说随机程度更高，三阶也可以输出1位，只是0/1更加不规律而已。像你说的38.x的情况（00100110），我会配置可编程计数器P为固定的高6位，S计数器作为小数实现部分，配置低2bit，用量化器输出控制，这样整数部分为P*N=36,小数部分有0~4，整体P*N+S就可以在36~40之间。其他的分频比40-44,44-48,48-52,52-56,56-60，由于多出一位，还可以实现更高的分频比。。你如果用8/9预定标，那整数部分为8*P+S,P必须要小于5，即最大为4（否则实现不了小于40的分频比），此时S又要<P，整体分频比就会很尴尬。。
另外，这里有个疑问，请教一下，为什么小数部分3bit会有0-8 9个译码出来呢？我2bit仿写的，给了5个值，否则39-40之间就兼顾不到。

fuyibin

fractional PLL可以将分频系数分为整数部分+小数部分。
小数部分送到MASH111 SDM，输出-3~+4，再与整数部分相加，得到feedback divder ratio。
feedback divider 最好做到任意分频且duty接近50%（包括奇数和偶数）

lwhlwh612

hehuachangkai 发表于 2019-4-22 09:55
其实我没有做过PLL，也许理解的不对，但我觉得DSM量化器不一定要输出3位，DSM三阶只是说随机程度更高，三 ...

因为MASH111的输出实数范围（再加入dither）的情况下是[-3,4]，所以对应的二进制必定是3bits的。SDM的阶数应该只会影响量化误差。所以就像你说的，双模预分频器的分频比M取值是会影响整体分频比的，如果是用PS计数器的结构方式的话。实际上的小数部分也只是在[2:0]=xxx范围内波动，其实是只有7种可能取值情况。