serdes中的并入串出电路

Luck-Yang · 发表于 2019-4-16 09:36:52

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这是derdes中串化器电路

这是serdes中的串化器电路，有以下几个问题，请各位高手给解决一下，
1，能否详细解释一下其工作原理嘛，图文解释最好了，
2，并行20bit转1bit的结构是怎么样的呢，

nanke · 发表于 2019-4-16 11:07:21

呵呵，串并转化哪有什么高深的原理，不过是细节处优化提高电路速度。楼主自己看着办，上网找找论文，呵呵，期待楼主分享。

hehuachangkai · 发表于 2019-4-16 13:32:55

我觉得原理如下：根据通路上寄存器个数、时钟分频比的不同和配合选择器的选通作用，按照时间先后顺序依次输出低位到高位；
两个这样的单元并在一起，最后再加个图中的第二级，就可以组成8bit的，不过时钟频率要翻倍；
并四个这样的单元，将四路作为黑匣子，四个输出分别给你上边这种结构，就是16bit的；
16bit的需要的时钟频率会增加4倍.
20位的，就是16bit基础上，再加个一个你这样的单元；最后用第二级将16bit和4bit转串就好了。但是时钟频率增加5倍。。
组成的复合体，从上向下、从左向右，一共10层、5层、3层、2层、1层，共5级，每一级对应的频率都成倍数关系，第一级的10层速度最快，最后一级速度最低。

lpf025 · 发表于 2019-4-17 09:19:29

sudu shi guanjian

u-527 · 发表于 2019-4-18 19:25:15

hehuachangkai 发表于 2019-4-16 13:32
我觉得原理如下：根据通路上寄存器个数、时钟分频比的不同和配合选择器的选通作用，按照时间先后顺序依次输 ...

说的明白。唯一一点疑问？最后一句，最后一级为何速率最低呢？串出后案例速率应该是最高的吧。

hehuachangkai · 发表于 2019-4-19 10:24:31

u-527 发表于 2019-4-18 19:25
说的明白。唯一一点疑问？最后一句，最后一级为何速率最低呢？串出后案例速率应该是最高的吧。
...

哦。。说反了，第一级最慢。。。哈哈

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