关于多路时钟复用和分频时钟的该如何去约束，求助！！！

cfh123 · 发表于 2019-4-11 14:59:29

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各位前辈好，我目前有几个关于时钟约束的点想请教一下，详情如下：
1、我的数字模块工作时钟是由模拟前端电路给的（RF_CLK），但是为避免模拟电路无法正常工作所带来的影响，我们需要加一个多路开关，在TEST_EN信号为高时，使用外部测试时钟（TEST_CLK），但是时钟复用开关的输出后面会跟两个分频器，用于产生分频信号供内部电路使用，图片如下：

2、我的想法是，在RTL代码中这样写：
assign sys_clk = TEST_EN ? TEST_CLK : RF_CLK;

always @(posedge sys_clk or negedge rst_n)
  if(!rst_n)
clk_divide_128 <= 1'b0;
  else if(counter==6'd63)
clk_divide_128 <= ~clk_divide_128;

3、在DC中，我根据书上的方法，这样约束：
create_clock RF_CLK -period 50 [get_ports RF_CLK]
create_clock TEST_CLK -period 100 [get_ports TEST_CLK]

set_case_analysis 0  [get_ports TEST_EN]
分频时钟：create_generated_clock  -name clk_divide_128 -source [get_ports RF_CLK] -divide_by 128 [get_pins inst_clk_gen/clk_divide_128_reg/Q]

然后DC会报错：The following generated clock has no path to its master clock.

所以我的问题是：
1）我该如何正确的生成多路时钟，是像RTL代码里这样写吗？
2）我有上网查过，当存在多路时钟时，约束方法和我写的不太一样，（有在create_clock后加-add选项的）怎样才是正确的做法？
3）怎样在DC阶段插入CLOCK MUX
4)然后我后面的generate clock该怎么约束，-source定义到哪个点，需要加-master_clock选项吗？

万分感谢各位前辈！急！