请教，关于分频时钟综合时出现A non-unate path in clock network for clock

cfh123

版主以及各位前辈好，我的设计里包含分频时钟，所以我在DC中这样来约束：

create_generated_clock  -name clk  -source [get_ports RF_CLK] -divide_by 128  [get_pins inst_dec_top/inst_clk_div/clk_reg/Q]

create_generated_clock  -name mclk  -source [get_ports RF_CLK] -divide_by 4   [get_pins inst_dec_top/inst_clk_div/mclk_reg/Q]


然后在综合时报出下述warning：
Warning: A non-unate path in clock network for clock 'clk'
from pin 'inst_dec_top/inst_clk_div/U6/Y' is detected. (TIM-052)
Warning: A non-unate path in clock network for clock 'mclk'
from pin 'inst_dec_top/inst_clk_div/U3/Y' is detected. (TIM-052)
......

我的源代码是
always @(posedge rf_clk or negedge rst_n)
  if(!rst_n)            clk <= 1'b0;
  else if(counter==6'd63) begin
    if(cur_state==SOF)  clk <= 1'b0;
    else                clk <= ~clk;
  end
  
always @(posedge rf_clk or negedge rst_n)
  if(!rst_n)  mclk <= 1'b0;     
  else if(counter[1:0]==2'b10)   
                  mclk <= ~mclk;

counter是一个6位计数器

请问，我这样约束是否合理呢？然后分频器的RTL代码这样写是否合理呢？我该如何修改才是正确的呢？谢谢大家了，急......

cfh123

我有试过这样修改
always @(posedge rf_clk or negedge dec_rst_n)
  if(!dec_rst_n)  counter <= 6'd0;
  else            counter <= counter + 1'b1;

assign clk = counter[5];
assign mclk = counter[1];

然后这样约束：
create_generated_clock  -name clk  -source [get_ports RF_CLK] -divide_by 128 [get_pins inst_dec_top/inst_clk_div/counter_reg[5]/Q]
但还是有上述警告。

但像这样约束后，警告才消失：
create_generated_clock  -name clk  -source [get_ports RF_CLK] -divide_by 128 [get_pins inst_dec_top/inst_clk_div/clk]
但这种约束是否合理呢？大家都是怎么做的呀

cfh123

顶顶，求大佬帮忙啊

huangjiajun1213

1、因为你的时钟路径上出现了正向和反向时钟同时出现的情况，U6和U3两个cell应该是两个mux，mux的输入一个clkX，另外一个应该是clkX的取反。这个问题可以不用管
2、之所以你换一种方式约束没有问题，应该是你定义的那个时钟pin  inst_dec_top/inst_clk_div/clk是一个hierarchical pin，这种方式是不允许的，时钟应该定义在leaf pin上，否则会影响时钟无法正常propagate

mandrake

1，这个可以不用管，如果要处理好像要通过set_clock_sense 来设置。
2.  上面提到的，由于propagate不正常，所以dc并没有trace完全，虽然没报错，但在pt，pr时还是要修改

cfh123

huangjiajun1213 发表于 2019-4-7 13:54
1、因为你的时钟路径上出现了正向和反向时钟同时出现的情况，U6和U3两个cell应该是两个mux，mux的输入一个c ...

你好，谢谢您的回答，那么请问一般分频时钟的RTL代码要怎样写，才是推荐的做法，才不会出现non-unate呢？比如实现一个4分频的时钟，
然后，create_generate_clock的source定位到port端是不是就可以啦？要不要定义到寄存器的CK端呢？非常感谢！

cfh123

mandrake 发表于 2019-4-7 16:05
1，这个可以不用管，如果要处理好像要通过set_clock_sense 来设置。
2.  上面提到的，由于propagate不正常 ...

嗯嗯谢谢您，在p&r阶段也是频繁出现这些warning，但是最后pt没有时序的违例（几个时钟间做了同步处理，设成了false path），关于您说的暂时不用管，那为什么p&r阶段还要修改呢？修改指的是哪一方面呢？

mandrake

综合对这个实际不是很关心
如果有clock mux，clock 不知道trace那条路径，所以会报这个waring，
通过设置 case analysis就解决了。
即使有这个warning，一般pr后的结果也没不会出多大问题。
只是在这段分频电路中有些不准确，由于这些电路逻辑并不多，实际的timing影响还是
很小的。

mandrake

你的描述是rtl，你定义的clock要定义到一个instance的pin上，rtl中的register还没实例化，所以问题也可能是出在这里

huangjiajun1213

cfh123 发表于 2019-4-7 16:40
你好，谢谢您的回答，那么请问一般分频时钟的RTL代码要怎样写，才是推荐的做法，才不会出现non-unate呢？ ...

级联分频的方式应该就不会有这个问题，二分频再二分频，你目前这种方式是counter分频，但是级联分频会导致时钟树很长。source端可以一般会定义在mater clock的source上，但是定义在clock tree上其它点也可以，只要保证你的div clk的waveform和你的source点关系是匹配的就可以。