VerilogA中@timer怎么用？

星辰0000 · 发表于 2019-3-27 10:53:17

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@timer(startime,period[])
还有
initial_step event
final_step event
都是怎么用，有没有例子？能否和cross语句一起用？

星辰0000 · 发表于 2019-3-27 11:35:21

有没有人用过啊？

lpf025 · 发表于 2019-3-28 09:32:59

mei yong guo

18829289612 · 发表于 2019-3-28 11:04:10

你好，请问你的VerilogA是在什么软件里写的？Cadence吗

lwjee · 发表于 2019-3-28 11:31:49

查手册啊。timer ( start_time [ , period [ , time_tol [ , enable ] ] ] )，

星辰0000 · 发表于 2019-3-28 13:36:22

18829289612 发表于 2019-3-28 11:04
你好，请问你的VerilogA是在什么软件里写的？Cadence吗

我是用hsim上，

星辰0000 · 发表于 2019-3-28 13:39:22

lwjee 发表于 2019-3-28 11:31
查手册啊。timer ( start_time [ , period [ , time_tol [ , enable ] ] ] )，

这个函数是产生一个时钟信号吧，不是像hsim中的.tcheck window 一样，时间的限制吧？我是要一个和.tcheck window同样功能的语句

lwjee · 发表于 2019-3-29 15:38:10

星辰0000 发表于 2019-3-28 13:39
这个函数是产生一个时钟信号吧，不是像hsim中的.tcheck window 一样，时间的限制吧？我是要一个和.tcheck ...

我不知道hsim。你的那个是个clock，如果period不变。

ryanchouee309ee · 发表于 2019-6-23 22:26:52

thx reply!

Mark__pro1 · 发表于 2022-12-8 10:54:46

timer 是周期时间吗？ timer能够做触发条件吗？比如任意时刻所到的电压，持续时间大于100ns就触发的话，可以写成@（timer（0,100n））吗？这个是从零开始算，开始任意时间段只要持续100n就行呢？

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