一个关于编码器综合的问题

fengxu960721 · 发表于 2019-3-27 09:25:50

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本人在准备论文的过程中需要一些实验数据，其中需要设计一种将二进制数转化成以斐波那契数码的串行编解码器。
用Verilog写的，代码很简单，因为串行的模块基本区别不大。
但问题是按道理说综合后的面积功耗应该随着编解码器的位数上升而上升，但是我的dc综合结果出现了随着位数上升面积下降的情况，不知道该如何解释。
请教各位

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