LDNMOS的gate和source同时接到高电位用来做pn结是否可行？

tStone

如图所示，我想把ldnmos的source和gate都接到VCC，drain端接一个会低于VCC的电位，用它来做pn结来阻断反向电流。请问这样用会不会有像我在图中表示的一样存在一个寄生的pnp三极管，而且这个三极管会不会导通。请各位指教。

hehuachangkai

hehuachangkai

哦，你D/S标的是对的 P接0，相当于短路，嘿嘿。采用以下方案可以。比如将P+接高点位1.8，相邻的S的N+接1.5V，NMOS的gate接0给关断，Nmos的D的N+接1.8.还不如直接用个二极管。话说，看你描述似乎想用一个反偏的二极管呀。。

tStone

hehuachangkai 发表于 2019-3-22 10:17
哦，你D/S标的是对的 P接0，相当于短路，嘿嘿。采用以下方案可以。比如将P+接高点位1.8，相邻的S的N+接 ...

不太理解你的想法。我是想做一个正向导通的pn结（从VCC到mos的drain端），这样当drain端出现一个高于VCC的电位时，pn结是反向截止的（所谓的阻断反向电流）。
你的回复中提到的“将P+接高点位1.8，相邻的S的N+接1.5V”这句话是什么意思呢？LDNMOS的source和衬底是绑在一起的，如何让他们接不同的电位呢？

andy2000a

tStone 发表于 2019-3-22 10:48
不太理解你的想法。我是想做一个正向导通的pn结（从VCC到mos的drain端），这样当drain端出现一个高于VCC ...

一般升压  boost..有些用高压Schottkydiode . 或高压Pmos .    Ldmos P管不能用吗?   LDNMOS source端一般不耐高压 .  很多高压组件mos是 “drain” 耐压 . Source-bulk 很多不耐压 . 要耐高压需 hi-side  LDNMOS, 或是 sym 对称类 mos.  其实如没现成高压 diode, 可自己找 hvpw– hvnw  , 另用高压 well-junction 耐压, 但 , 要自己layout many  testkey , 去 try  分隔多开能耐压多高 .    

还有要自己跨 (Qualify) . 一般 OLT  168 hr ->500 hr -> 1000hr .  很多任务艺 5V device mos  => 7v 可, 但 , 可靠度过不了, 所以很多才说 5*1.1 最大耐压 . 至于要不要偷用看你自己拉 .

tStone

andy2000a 发表于 2019-3-22 13:13
一般升压  boost..有些用高压Schottkydiode . 或高压Pmos .    Ldmos P管不能用吗?   LDNMOS source端一般 ...

谢谢！
用PMOS确实实现不了我想要的功能，另外我们用的工艺里也没有hi side的器件，看来要考虑一下sym的器件了。

andy2000a

tStone 发表于 2019-3-22 14:18
谢谢！
用PMOS确实实现不了我想要的功能，另外我们用的工艺里也没有hi side的器件，看来要考虑一下sym的 ...

用PMOS确实实现不了我想要的功能  

WHY ??
pmos  Hi-V diode    body diode

tStone

andy2000a 发表于 2019-3-22 15:28
用PMOS确实实现不了我想要的功能  

WHY ??

我们所用的工艺下的HV PMOS有一个类似图中从PSUB到D端的pn结，当D端电位低于sub时，pn结直接导通（由于是用在端口电路，该端口电位可能低于GND）。

tStone

andy2000a 发表于 2019-3-22 15:28
用PMOS确实实现不了我想要的功能  

WHY ??

之前的回复不知为何没有显示出来。
我们用到的工艺下的HVPMOS的SUB和source之前有一个正向的PN结，此时如果SUB的电位高于source的话，就会有电流了。（由于是要用在端口上，外部端口的电压可能会低于SUB/GND），不知表述的是否清楚。
另外你提到的这些器件，我看了一下，好像一个都没有

JohnHilo

1. pnp会导通，电流从S/body到sub，而不会到Drain
2. 检查下DNW的耐压，决定了VCC的最高电压