dc时序报告的延时值很大，上千ns

mila07

见下图1和2，其中图2是加了ideal_network命令后报的
疑问1：时序报告里这个<-是什么意思？
疑问2：<-指向的clock gate的cell延时有上千ns，很不合理，我把这个pin设为ideal_network即
set_ideal_network   -no_propagate    [get_pins dig_top_inst/apb0_inst/sys_config_inst/clkgate_inst_system_fclk/donttouch_icg_inst/ECK]后，延时就不是上千了变为0.15，通常处理方法是啥？应该不是我这样定义ideal_network吧

asic_service

因为这个是clk root，后面推了很多DFF，loading很多（综合时没有长tree）。这个估计是你的function(block) level的clock gating，所有你综合时应该在这个gating后下ideal network。

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mila07

asic_service 发表于 2019-3-21 11:08
因为这个是clk root，后面推了很多DFF，loading很多（综合时没有长tree）。这个估计是你的function(block)  ...

谢谢！学习了

什么时候出你的第二期：数字芯片前端设计？对第二期的dc和Formality感兴趣

asic_service

DC/Formality只是工具。重点是原理。原理都在第一期，深度入门里面。