Liberate生成标准单元库

亭ting · 发表于 2019-3-19 15:23:38

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请问各位，在用Liberate生成标准单元库文件.lib时，你们的内容里面有没有k-factors和wire-load models这两部分啊？我生成的里面是没有的，但是我参考的工艺库里面是有的？请问是设置的原因吗？
（）

Lib-k-factors

wire-load

runforbetter · 发表于 2019-3-20 17:24:01

请教一下，memory k lib的时候输入输出的关系需要遍历吗？

亭ting · 发表于 2019-3-20 22:51:30

runforbetter 发表于 2019-3-20 17:24
请教一下，memory k lib的时候输入输出的关系需要遍历吗？

我也不清楚，我正在请教大家呐，因为不是很了解这个，就不知道怎么生成它。

亭ting · 发表于 2019-3-25 10:11:14

runforbetter 发表于 2019-3-20 17:24
请教一下，memory k lib的时候输入输出的关系需要遍历吗？

不好意思，今天才看到消息，我做的都是基本的标准单元，一些基本逻辑，没有做memory的，所以我不是很清楚

runforbetter · 发表于 2019-3-25 16:55:46

多谢楼主，

huhu1 · 发表于 2021-9-19 14:56:55

请问楼主利用liberate工具产生.lib文件的大致流程是什么样的？我这边使用命令write_library，最后产生不了对应的.lib文件。

一叶天 · 发表于 2022-9-26 11:26:34

huhu1 发表于 2021-9-19 14:56
请问楼主利用liberate工具产生.lib文件的大致流程是什么样的？我这边使用命令write_library，最后产生不了 ...

生成lib文件的指令write_library -escm -overwrite -filename /****/lib/${cell}.lib ${cell}

小伙伴金 · 发表于 2023-10-17 18:03:54

请教大佬一个liberate  error，有偿请教
SKI-602 cannot run the sim because themaster name of inst “MM18_0”  is invalid
MM18 在器件spice网表中都得到，但是MM18_0 在器件网表中搜不到

另外，我改了器件spice 网表
因为原始网表读入时报类似“the  vpp  vbb pin  is  undefined  ” ，然后挂掉

所以因为vpp，vdd在pg connect 连的是vdd ，vss嘛，
我就把spice 网表中的dpp，vbb 都改成了vdd，vss
然后就没报pin  undefined了

eetopname · 发表于 2025-1-15 16:10:31

亭ting 发表于 2019-3-25 10:11
不好意思，今天才看到消息，我做的都是基本的标准单元，一些基本逻辑，没有做memory的，所以我不是很清楚 ...

请教一下，liberate 如何在verilog 中生成 Internal PIN的 function？最近在做CG/ICG的模块，遇到这个问题，一直解决不了，麻烦楼主回复一下，感谢。

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