SERDES发送端 封装寄生电感大问题

celibate

本人最近在做一个10Gb左右的SERDES发送端电路，驱动器用的4级CML链结构，只在最后一级加了1.2nH的电感提高带宽，最后一级电流大概10mA,  不加封装模型时，最差的仿真  12Gb，ss，80°下 眼图还尚可能看，但加了BGA封装模型，包括PAD，3nH电感，2欧姆电阻，1p电容后，信号已经没法看了，请问各位前辈
1、不加封装模型时，眼图出现两个稳定值是怎么回事？
2、加封装后，寄生电感太大，怎么解决这个问题

wpbuaa

这个是不是需要加均衡？

wpbuaa

两个峰值是不是带宽不够？比如出现00100或者11011的时候中间那个bit不能达到最高值或者最低值。

celibate

wpbuaa 发表于 2019-3-18 17:15
这个是不是需要加均衡？

现在只是做发送端的，仿真时，应该不开加重吧，论文里面他们的发送端眼图质量看着挺好的啊

celibate

wpbuaa 发表于 2019-3-18 17:17
两个峰值是不是带宽不够？比如出现00100或者11011的时候中间那个bit不能达到最高值或者最低值。 ...

带宽的问题，0dB的带宽能到10GHz以上，3dB带宽4.2dB左右。但问题是封装模型应该是大家都会遇到的问题， 3nH电感似乎是实验室做的极限了，但对信号影响很大。

wpbuaa

celibate 发表于 2019-3-20 14:40
带宽的问题，0dB的带宽能到10GHz以上，3dB带宽4.2dB左右。但问题是封装模型应该是大家都会遇到的问题， 3 ...

我觉的你可以输入5ghz的时钟，看看驱动输出能不能到满摆幅。这个均衡的话我也记不清楚了，我记得我上学那会，我们组做的是把均衡做进去了。如果测试直接扎探针应该还好？

celibate

wpbuaa 发表于 2019-3-20 15:09
我觉的你可以输入5ghz的时钟，看看驱动输出能不能到满摆幅。这个均衡的话我也记不清楚了，我记得我上学那 ...

感谢回答。我从新查了下CML链，之后对电路有改动，带宽只有  3dB=3.7GHz，0dB=6.3GHz， 我初步怀疑是带宽不够，我想的是应该把3dB带宽做到6G以上。但是有个问题，封装模型定了以后，负载电容确定的 1p，负载电阻 规定的 50欧姆，那么似乎怎么改电路对极点影响都不是很大。3dB带宽难以提高。而且把封装电感加上的话， 在输出端的峰化电感也很难再起作用。。。。

wpbuaa

celibate 发表于 2019-3-20 20:32
感谢回答。我从新查了下CML链，之后对电路有改动，带宽只有  3dB=3.7GHz，0dB=6.3GHz， 我初步怀疑是带宽 ...

这种大信号的带宽应该不好仿真吧，你是直接计算rc?那个应该是不准的吧，这个应该也没必要一定要达到最大峰峰值的。
峰化电感谐振掉的的cml输出端的电容，cml输出应该是先连接pad，再连接bonding 线，再到pcb。我觉得你可以把电容放在电感之前，然后电感后面ac耦合输出。考虑pcb走线的话就会有信道衰减需要开均衡。
我也不是很熟悉这个了，比较浅薄的看法

celibate

wpbuaa 发表于 2019-3-21 09:32
这种大信号的带宽应该不好仿真吧，你是直接计算rc?那个应该是不准的吧，这个应该也没必要一定要达到最大 ...

我觉得你分析的封装模型接法比较靠谱，下午加了个硕博论文中的传输线模型R=300m，L=5n，C=2p，并按你说的封装模型仿真了下，有两个问题：
1.眼图打不开，我采取的办法是，1）增加增益，提高摆幅， 2）增大最后级电流，增加摆率  3）增加最后一级的峰化电感，增加带宽。最终眼图能满足协议指标。
2.眼图的抖动非常大，去掉传输线负载后，眼图质量很好，尝试过对负载端阻抗匹配进行电阻的修调，影响不明显。目前还没有更好的改进思路，

wpbuaa

celibate 发表于 2019-3-21 19:44
我觉得你分析的封装模型接法比较靠谱，下午加了个硕博论文中的传输线模型R=300m，L=5n，C=2p，并按你说的 ...

我觉得你应该确定一下怎么测试，如果走pcb版的话还是要加均衡的吧，pcb走线还是会衰减的，探针台可能好点。