关于CMOS工艺中BJT差放的问题

challengersy · 发表于 2019-3-15 12:01:19

回复 10# andy2000a

对的，是VNPN，看到文献里有bjt，cmos混用的运放，觉得用bjt运放增益可能比较容易做高，就想试一下。然后发现CMOS下单个bjt管的beta只有20几，并且还会出现集电结导通的问题，就很尴尬，我最后还是用CMOS做了个运放。

challengersy · 发表于 2019-3-15 12:04:54

回复 8# tStone

请问，CMOS下的npn集电极必须接高电平吗？我不太懂。

我之前只仿真过一些CMOS的电路，然后就用bjt照着CMOS的样子搭了个差放，也找过一些bjt运放的电路，直接画出来跑仿真，会出现集电结导通的问题。

challengersy · 发表于 2019-3-15 12:07:41

回复 9# chenxiaoming

嗯嗯，我明白了。请问我还在cmos工艺下仿真过一些已有的bjt运放电路，也出现过同样的问题，是因为工艺不支持导致的吗？

tStone · 发表于 2019-3-15 12:44:08

回复 12# challengersy
一般npn的集电极是用dnwell做的，当dnwell的电位是浮动的，比如你这种情况，就可能给整体的电路埋下隐患，比如可能会引发latch up等问题。但是这样连在仿真结果上可能没什么问题（没有这么用过，所以不确定）。

challengersy · 发表于 2019-3-16 13:11:57

回复 14# tStone

明白了，非常感谢！！！

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