ncverilog仿真，ncelab failed，诚心求教。

小white · 发表于 2019-3-5 15:05:56

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本帖最后由小white 于 2019-3-5 16:15 编辑

首先，我通过ncverilog，initialize design，然后，generate netlist ，success，得到若干个如下图的netlist
屏幕快照 2019-03-05 下午3.01.08.png

接着，在simulate时，fail to elaborate。出现如下图错误
屏幕快照 2019-03-05 下午2.52.57.png

我不知道原因在哪里，求教各位前辈。

小white · 发表于 2019-3-6 16:09:32

顶一下，紫薯补丁

我无痞气 · 发表于 2019-3-20 10:40:32

不知道楼主解决了嘛，我也遇到这样的问题

13290780069 · 发表于 2020-3-27 15:56:00

一样啊电容电阻识别不了

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